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70V37L20PFG8

更新时间： 2024-01-28 15:38:47
品牌 Logo 应用领域
艾迪悌 - IDT 静态存储器内存集成电路
页数 文件大小 规格书
17页 147K
描述
Application Specific SRAM, 32KX18, 20ns, CMOS, PQFP100, 14 X 14 MM, 1.40 MM HEIGHT, GREEN, TQFP-100

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70V37L20PFG8 技术参数

是否无铅：不含铅是否Rohs认证：符合
生命周期：Active包装说明：LFQFP, QFP100,.63SQ,20
Reach Compliance Code：compliant风险等级：5.41
Is Samacsys：N最长访问时间：20 ns
其他特性：INTERRUPT FLAGI/O 类型：COMMON
JESD-30 代码：S-PQFP-G100JESD-609代码：e3
长度：14 mm内存密度：589824 bit
内存集成电路类型：APPLICATION SPECIFIC SRAM内存宽度：18
湿度敏感等级：3功能数量：1
端口数量：2端子数量：100
字数：32768 words字数代码：32000
工作模式：ASYNCHRONOUS最高工作温度：70 °C
最低工作温度：组织：32KX18
输出特性：3-STATE封装主体材料：PLASTIC/EPOXY
封装代码：LFQFP封装等效代码：QFP100,.63SQ,20
封装形状：SQUARE封装形式：FLATPACK, LOW PROFILE, FINE PITCH
并行/串行：PARALLEL峰值回流温度（摄氏度）：260
电源：3.3 V认证状态：Not Qualified
座面最大高度：1.6 mm最大待机电流：0.003 A
最小待机电流：3 V子类别：SRAMs
最大压摆率：0.205 mA最大供电电压 (Vsup)：3.6 V
最小供电电压 (Vsup)：3 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子面层：Matte Tin (Sn) - annealed
端子形式：GULL WING端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：30
宽度：14 mmBase Number Matches：1

70V37L20PFG8 数据手册

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HIGH-SPEED 3.3V  
32K x 18 DUAL-PORT  
STATIC RAM  
IDT70V37L  
Š
Features  
◆
◆
True Dual-Ported memory cells which allow simultaneous  
access of the same memory location  
High-speed access  
M/S = VIH for BUSY output flag on Master,  
M/S = VIL for BUSY input on Slave  
Busy and Interrupt Flags  
On-chip port arbitration logic  
Full on-chip hardware support of semaphore signaling  
between ports  
Fully asynchronous operation from either port  
Separate upper-byte and lower-byte controls for multi-  
plexed bus and bus matching compatibility  
LVTTL-compatible, single 3.3V (±0.3V) power supply  
Available in a 100-pin TQFP  
Industrial temperature range (–40°C to +85°C) is available  
for selected speeds  
Green parts available, see ordering information  
◆
◆
◆
◆
– Commercial:15/20ns (max.)  
– Industrial:20ns (max.)  
Low-power operation  
◆
◆
◆
– IDT70V37L  
Active:440mW(typ.)  
Standby:660µW(typ.)  
Dual chip enables allow for depth expansion without  
external logic  
IDT70V37 easily expands data bus width to 36 bits or  
more using the Master/Slave select when cascading more  
than one device  
◆
◆
◆
◆
◆
◆
Functional Block Diagram  
R/WL  
R/WR  
UBL  
UBR  
CE0L  
CE0R  
CE1L  
CE1R  
OE  
R
OE  
L
L
LBR  
LB  
I/O 9-17L  
I/O 0-8L  
I/O9-17R  
I/O0-8R  
I/O  
Control  
I/O  
Control  
(1,2)  
(1,2)  
BUSY  
R
BUSY  
L
.
32Kx18  
14L  
A
14R  
0R  
A
Address  
Decoder  
Address  
Decoder  
MEMORY  
ARRAY  
70V37  
0L  
A
A
15  
15  
ARBITRATION  
INTERRUPT  
SEMAPHORE  
LOGIC  
CE0R  
CE1R  
CE0L  
CE1L  
OER  
OEL  
R/WR  
R/W  
L
SEM  
L
(2)  
SEM  
R
(2)  
INTR  
INT  
L
M/S(1)  
4851 drw 01  
NOTES:  
1. BUSY is an input as a Slave (M/S=VIL) and an output when it is a Master (M/S=VIH).  
2. BUSY and INT are non-tri-state totem-pole outputs (push-pull).  
JANUARY 2009  
1
DSC-4851/5  
©2009IntegratedDeviceTechnology,Inc.  
1234567...17

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型号 品牌 获取价格 描述 数据表
70V37L20PFGI IDT

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