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70V38L20PFG8

更新时间： 2024-01-28 14:46:13

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艾迪悌 - IDT		静态存储器内存集成电路
页数	文件大小	规格书
17页	655K
描述
Dual-Port SRAM, 16KX8, 20ns, CMOS, PQFP100, 14 X 14 MM, 1.40 MM HEIGHT, GREEN, TQFP-100

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70V38L20PFG8 技术参数

生命周期：	Active	包装说明：	QFP,
Reach Compliance Code：	compliant	HTS代码：	8542.32.00.41
风险等级：	5.77	最长访问时间：	20 ns
JESD-30 代码：	S-PQFP-G100	内存密度：	131072 bit
内存集成电路类型：	DUAL-PORT SRAM	内存宽度：	8
功能数量：	1	端子数量：	100
字数：	16384 words	字数代码：	16000
工作模式：	ASYNCHRONOUS	最高工作温度：	70 °C
最低工作温度：		组织：	16KX8
封装主体材料：	PLASTIC/EPOXY	封装代码：	QFP
封装形状：	SQUARE	封装形式：	FLATPACK
并行/串行：	PARALLEL	最大供电电压 (Vsup)：	3.6 V
最小供电电压 (Vsup)：	3 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子形式：	GULL WING
端子位置：	QUAD	Base Number Matches：	1

70V38L20PFG8 数据手册

HIGH-SPEED 3.3V

64K x 18 DUAL-PORT

STATIC RAM

IDT70V38L

Features

◆

True Dual-Ported memory cells which allow simultaneous

access of the same memory location

High-speed access

M/S = VIH for BUSY output flag on Master,

M/S = VIL for BUSY input on Slave

◆

Busy and Interrupt Flags

– Commercial: 15/20ns (max.)

– Industrial: 20ns (max.)

On-chip port arbitration logic

Full on-chip hardware support of semaphore signaling

between ports

◆

Low-power operation

◆

– IDT70V38L

Fully asynchronous operation from either port

Separate upper-byte and lower-byte controls for multi-

plexed bus and bus matching compatibility

LVTTL-compatible, single 3.3V (±0.3V) power supply

Available in a 100-pin TQFP

Active: 440mW (typ.)

Standby: 660µW (typ.)

◆

Dual chip enables allow for depth expansion without

external logic

IDT70V38 easily expands data bus width to 36 bits or

more using the Master/Slave select when cascading more

than one device

Industrial temperature range (–40°C to +85°C) is available

for selected speeds

◆

Green parts available, see ordering information

Functional Block Diagram

R/WR

UBL

UBR

CE0L

CE0R

CE1L

CE1R

LBR

I/O9-17R

I/O0-8R

I/O 9-17L

I/O 0-8L

I/O

Control

I/O

Control

(1,2)

BUSY

64Kx18

MEMORY

ARRAY

70V38

15L

15R

Address

Decoder

Address

Decoder

ARBITRATION

INTERRUPT

SEMAPHORE

LOGIC

CE0R

CE0L

CE1L

CE1R

OEL

OER

R/W

R/WR

SEM

(2)

SEM

(2)

INTR

INT

M/S⁽¹⁾

4850 drw 01

NOTES:

1. BUSY is an input as a Slave (M/S=VIL) and an output when it is a Master (M/S=VIH).

2. BUSY and INT are non-tri-state totem-pole outputs (push-pull).

MAY 2015

DSC-4850/5

12 3 4 5 6 7...17

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型号	品牌	获取价格	描述	数据表
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70V525ML55BZGI	IDT	获取价格	Standard SRAM, 8KX16, 55ns, CMOS, PBGA144, 0.50 MM PITCH, GREEN, FBGA-144
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