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70V26L25JGI8

更新时间： 2024-01-16 14:32:50

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艾迪悌 - IDT		静态存储器内存集成电路
页数	文件大小	规格书
17页	144K
描述
Dual-Port SRAM, 16KX16, 25ns, CMOS, PQCC84, PLASTIC, LCC-84

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技术参数
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70V26L25JGI8 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Obsolete	零件包装代码：	LCC
包装说明：	QCCJ,	针数：	84
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.32.00.41	风险等级：	5.4
最长访问时间：	25 ns	JESD-30 代码：	S-PQCC-J84
JESD-609代码：	e3	长度：	29.2862 mm
内存密度：	262144 bit	内存集成电路类型：	DUAL-PORT SRAM
内存宽度：	16	功能数量：	1
端子数量：	84	字数：	16384 words
字数代码：	16000	工作模式：	ASYNCHRONOUS
最高工作温度：	85 °C	最低工作温度：	-40 °C
组织：	16KX16	封装主体材料：	PLASTIC/EPOXY
封装代码：	QCCJ	封装形状：	SQUARE
封装形式：	CHIP CARRIER	并行/串行：	PARALLEL
峰值回流温度（摄氏度）：	260	认证状态：	Not Qualified
座面最大高度：	4.572 mm	最大供电电压 (Vsup)：	3.6 V
最小供电电压 (Vsup)：	3 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	INDUSTRIAL	端子面层：	MATTE TIN
端子形式：	J BEND	端子节距：	1.27 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	30
宽度：	29.2862 mm	Base Number Matches：	1

70V26L25JGI8 数据手册

IDT70V26S/L

HIGH-SPEED 3.3V

16K x 16 DUAL-PORT

STATIC RAM

Features

◆

True Dual-Ported memory cells which allow simultaneous

reads of the same memory location

High-speed access

IDT70V26 easily expands data bus width to 32 bits or more

using the Master/Slave select when cascading more than

one device

◆

– Commercial: 25/35/55ns (max.)

Low-power operation

M/S = VIH for BUSY output flag on Master

M/S = VIL for BUSY input on Slave

On-chip port arbitration logic

Full on-chip hardware support of semaphore signaling

between ports

Fully asynchronous operation from either port

TTL-compatible, single 3.3V (±0.3V) power supply

Available in 84-pin PGA and PLCC

◆

– IDT70V26S

Active: 300mW (typ.)

Standby: 3.3mW (typ.)

– IDT70V26L

Active: 300mW (typ.)

Standby: 660µW (typ.)

Separate upper-byte and lower-byte control for multiplexed

bus compatibility

◆

Industrial temperature range (-40°C to +85°C) is available

for selected speeds

Functional Block Diagram

R/WL

UBL

R/WR

UBR

LBL

CEL

OEL

LBR

CER

OER

I/O8L-I/O15L

I/O0L-I/O7L

I/O8R-I/O15R

I/O

Control

I/O

Control

I/O0R-I/O7R

(1,2)

BUSYL

(1,2)

BUSYR

A13L

A13R

Address

MEMORY

ARRAY

Address

Decoder

A0L

A0R

ARBITRATION

SEMAPHORE

LOGIC

CEL

CER

SEMR

SEML

2945 drw 01

NOTES:

1. (MASTER): BUSY is output; (SLAVE): BUSY is input.

2. BUSY outputs are non-tri-stated push-pull.

JUNE 2000

DSC 2945/13

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