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70T3509MS133BPG8

更新时间： 2024-02-20 03:22:31
品牌 Logo 应用领域
艾迪悌 - IDT 静态存储器内存集成电路
页数 文件大小 规格书
23页 310K
描述
HIGH-SPEED 2.5V SYNCHRONOUS DUAL-PORT STATIC RAM

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70T3509MS133BPG8 技术参数

生命周期：Active包装说明：BGA,
Reach Compliance Code：compliant风险等级：5.79
最长访问时间：4.2 nsJESD-30 代码：X-PBGA-B256
内存密度：37748736 bit内存集成电路类型：DUAL-PORT SRAM
内存宽度：36功能数量：1
端子数量：256字数：1048576 words
字数代码：1000000工作模式：SYNCHRONOUS
最高工作温度：70 °C最低工作温度：
组织：1MX36封装主体材料：PLASTIC/EPOXY
封装代码：BGA封装形状：UNSPECIFIED
封装形式：GRID ARRAY并行/串行：PARALLEL
最大供电电压 (Vsup)：2.6 V最小供电电压 (Vsup)：2.4 V
标称供电电压 (Vsup)：2.5 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子形式：BALL端子位置：BOTTOM
Base Number Matches：1

70T3509MS133BPG8 数据手册

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HIGH-SPEED 2.5V  
1024K x 36  
IDT70T3509M  
SYNCHRONOUS  
DUAL-PORT STATIC RAM  
WITH 3.3V OR 2.5V INTERFACE  
LEAD FINISH (SnPb) ARE IN EOL PROCESS - LAST TIME BUY EXPIRES JUNE 15, 2018  
Features:  
– Data input, address, byte enable and control registers  
– Self-timedwriteallowsfastcycletime  
Separate byte controls for multiplexed bus and bus  
matching compatibility  
Dual Cycle Deselect (DCD) for Pipelined Output Mode  
2.5V ( 100mV) power supply for core  
LVTTL compatible, selectable 3.3V ( 150mV) or 2.5V  
( 100mV) power supply for I/Os and control signals on  
each port  
◆
True Dual-Port memory cells which allow simultaneous  
access of the same memory location  
High-speed data access  
◆
◆
◆
◆
◆
– Commercial: 4.2ns (133MHz)(max.)  
– Industrial: 4.2ns (133MHz)(max.)  
Selectable Pipelined or Flow-Through output mode  
Counter enable and repeat features  
Interrupt Flags  
Full synchronous operation on both ports  
– 7.5nscycletime, 133MHzoperation(9.5Gbpsbandwidth)  
– 1.5ns setup to clock and 0.5ns hold on all control, data, and  
address inputs @ 133MHz  
◆
◆
◆
◆
◆
◆
◆
Includes JTAG functionality  
Available in a 256-pin Ball Grid Array (BGA)  
Common BGA footprint provides design flexibility over  
seven density generations (512K to 36M-bit)  
Green parts available, see ordering information  
◆
– Fast 4.2ns clock to data out  
Functional Block Diagram  
BE3R  
BE3L  
BE2L  
BE1L  
BE0L  
BE2R  
BE1R  
BE0R  
FT/PIPE  
L
0a 1a  
a
0b 1b  
b
0c 1c  
c
0d 1d  
d
1d 0d  
d
1c 0c  
c
1b 0b  
b
1a 0a  
a
FT/PIPER  
1/0  
1/0  
R/W  
L
R/WR  
(2)  
(2)  
CE0L  
CE0R  
1
1
CE1R  
CE1L  
0
0
B
W
0
B B B  
B B B B  
1/0  
1/0  
W W W W W W W  
1
L
2
L
3
L
3
R
2
R
1
R
0
R
L
OER  
OEL  
Dout0-8_L  
Dout0-8_R  
Dout9-17_L  
Dout18-26_L  
Dout27-35_L  
Dout9-17_R  
Dout18-26_R  
Dout27-35_R  
,
1d 0d 1c 0c  
1b 0b 1a 0a  
0a 1a 0b 1b  
0c 1c 0d 1d  
d c b a  
0/1  
0/1  
FT/PIPE  
L
FT/PIPER  
abcd  
1024K x 36  
MEMORY  
ARRAY  
I/O0L - I/O35L  
I/O0R - I/O35R  
Din_L  
Din_R  
,
CLKR  
CLK  
L
A
A
19R  
0R  
A
19L  
Counter/  
Address  
Reg.  
Counter/  
Address  
Reg.  
A
0L  
REPEAT  
ADS  
CNTEN  
ADDR_R  
ADDR_L  
L
REPEAT  
ADS  
CNTEN  
R
R
L
R
L
TDI  
TCK  
TMS  
CE  
0
R
CE  
0
L
JTAG  
INTERRUPT  
LOGIC  
CE1  
R
TRST  
CE1  
TDO  
L
R/W  
R/  
W
R
L
INT  
L
INT  
R
(1)  
(1)  
ZZR  
ZZ  
CONTROL  
LOGIC  
ZZL  
5682 drw 01  
NOTES:  
1. The sleep mode pin shuts off all dynamic inputs, except JTAG inputs, when asserted. All static inputs, i.e., PL/FTx and OPTx  
and the sleep mode pins themselves (ZZx) are not affected during sleep mode.  
2. See Truth Table I for Functionality.  
FEBRUARY 2018  
1
DSC 5682/10  
©2018 Integrated Device Technology, Inc.  
1234567...23

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