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6V49205BPAGI

更新时间： 2024-11-24 01:02:43

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艾迪悌 - IDT		时钟双倍数据速率外围集成电路晶体
页数	文件大小	规格书
16页	275K
描述
Freescale System Clock w/Selectable DDR Frequency

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6V49205BPAGI 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	TSSOP
包装说明：	HVQCCN,	针数：	48
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	1.43
Samacsys Description：	TSSOP 6.1 MM 0.5MM PITCH	JESD-30 代码：	S-XQCC-N48
JESD-609代码：	e3	长度：	7 mm
湿度敏感等级：	1	端子数量：	48
最高工作温度：	85 °C	最低工作温度：	-40 °C
最大输出时钟频率：	125 MHz	封装主体材料：	UNSPECIFIED
封装代码：	HVQCCN	封装形状：	SQUARE
封装形式：	CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE	峰值回流温度（摄氏度）：	260
主时钟/晶体标称频率：	27 MHz	座面最大高度：	0.9 mm
最大供电电压：	3.465 V	最小供电电压：	3.135 V
标称供电电压：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	INDUSTRIAL
端子面层：	MATTE TIN	端子形式：	NO LEAD
端子节距：	0.5 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	NOT SPECIFIED	宽度：	7 mm
uPs/uCs/外围集成电路类型：	CLOCK GENERATOR, PROCESSOR SPECIFIC	Base Number Matches：	1

6V49205BPAGI 数据手册

Freescale P10XX and P20XX System Clock

w/Selectable DDR Frequency

6V49205B

DATASHEET

General Description

Recommended Application

System Clock for Freescale P10xx and P20xx-based designs

The 6V49205B is a main clock for Freescale P10xx and

P20xx-based systems. It has a selectable System CCB clock

and 2 DDRCLK speeds – 100M or 66.66M. The 6V49205B

also provides LP-HCSL PCIe outputs for low power and

reduced board space.

Features

• Replaces 11 crystals, 2 oscillators and 3 clock generators;

lowers cost, power and area

• Integrated terminations on LP-HCSL PCIe outputs;

Output Features

• 1 - Sys_CCB 3.3V LVCMOS output @ 100M/83.33M/

80M/66.66M

eliminate 24 resistors, saving 41mm of board area

• Industrial temperature range operation; supports

demanding environmental conditions

• 1 - DDRCLK 3.3V LVCMOS output @ 100M or 66.66M

• 1 - 125M 3.3V LVCMOS output

• Advanced 3.3V CMOS process; high-performance,

low-power

• 6 - LP-HCSL PCIe pairs selectable @ 100M or 125M

• 6 - 25MHz 3.3V LVCMOS outputs

• Supports independent spread spectrum on

Sys_CCB/DDRCLK and PCIe outputs

• 2 - 2.048M 3.3V LVCMOS outputs

• 2 - USB 3.3V LVCMOS outputs @12M or 24M

• Available in space-saving 7x7mm 48-pin VFQFPN with

0.5mm pad pitch; reduced board space without the need for

fine-pitch assembly techniques

Key Specifications

• PCIe Gen1-2-3 compliant

• <3p rms phase noise on REF outputs

Block Diagram

Sys_CCB

PLL1

SCLK

(SS)

DDRCLK

SDATA

Control

Logic

^FS0

^FS1

100MHz

^SEL100#_66

PLL4

PCIe_L(5:0)

(SS)

^SELPCIE125#_100

PLL3

(non-

USB_CLK(2:1)

2.048M(1:0)

SS)

Crystal

Oscillator

25MHz

Crystal

PLL2

(non-

SS)

125M

REF(5:0)

GND

Note 1: For DDR Clock: Processor core and I/O supply rails must be ramped with VDD3P3 or earlier. Clock signal will be

clamped LOW and output clock will be 100MHz if this is not followed (see diagram below).

VDD3P3

R40

10K

DDRCLK

R39

10K

6V49205B REVISION R 11/23/16

12 3 4 5 6 7...16

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型号	品牌	获取价格	描述	数据表
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