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5M240ZM100C4

更新时间： 2024-01-03 12:08:27

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阿尔特拉 - ALTERA		时钟 LTE 可编程逻辑
页数	文件大小	规格书
30页	447K
描述
Flash PLD, 7.9ns, 192-Cell, CMOS, PBGA100, 6 X 6 MM, 0.50 MM PITCH, MBGA-100

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5M240ZM100C4 技术参数

是否Rohs认证：	符合	生命周期：	Active
包装说明：	TFBGA, BGA100,11X11,20	Reach Compliance Code：	compliant
ECCN代码：	EAR99	HTS代码：	8542.39.00.01
风险等级：	5.22	Is Samacsys：	N
其他特性：	YES	最大时钟频率：	184.1 MHz
系统内可编程：	YES	JESD-30 代码：	S-PBGA-B100
JESD-609代码：	e1	JTAG BST：	YES
长度：	6 mm	I/O 线路数量：	79
宏单元数：	192	端子数量：	100
最高工作温度：	85 °C	最低工作温度：
组织：	79 I/O	输出函数：	MACROCELL
封装主体材料：	PLASTIC/EPOXY	封装代码：	TFBGA
封装等效代码：	BGA100,11X11,20	封装形状：	SQUARE
封装形式：	GRID ARRAY, THIN PROFILE, FINE PITCH	峰值回流温度（摄氏度）：	260
电源：	1.8,1.2/3.3 V	可编程逻辑类型：	FLASH PLD
传播延迟：	7.9 ns	认证状态：	Not Qualified
座面最大高度：	1.2 mm	子类别：	Programmable Logic Devices
最大供电电压：	1.89 V	最小供电电压：	1.71 V
标称供电电压：	1.8 V	表面贴装：	YES
技术：	CMOS	温度等级：	OTHER
端子面层：	TIN SILVER COPPER	端子形式：	BALL
端子节距：	0.5 mm	端子位置：	BOTTOM
处于峰值回流温度下的最长时间：	40	宽度：	6 mm
Base Number Matches：	1

5M240ZM100C4 数据手册

Chapter 3: DC and Switching Characteristics for MAX V Devices

3–7

Operating Conditions

Table 3–9. 1.5-V I/O Specifications for MAX V Devices

Symbol

V_CCIO

Parameter

I/O supply voltage

Conditions

Minimum

1.425

Maximum

1.575

Unit

—

V_IH

High-level input voltage

Low-level input voltage

High-level output voltage

Low-level output voltage

—

0.65 × V_CCIO

–0.3

V_CCIO+ 0.3 (2)

0.35 × V_CCIO

—

V_IL

—

V_OH

IOH = –2 mA (1)

IOL = 2 mA (1)

0.75 × V_CCIO

—

V_OL

0.25 × V_CCIO

Notes to Table 3–9:

(1) This specification is supported across all the programmable drive strength settings available for this I/O standard, as shown in the

MAX V Device Architecture chapter.

(2) This maximum V_IHreflects the JEDEC specification. The MAX V input buffer can tolerate a V_IHmaximum of 4.0, as specified by the V_Iparameter

in Table 3–2 on page 3–2.

Table 3–10. 1.2-V I/O Specifications for MAX V Devices

Symbol

V_CCIO

Parameter

I/O supply voltage

Conditions

Minimum

1.14

Maximum

1.26

Unit

—

V_IH

High-level input voltage

Low-level input voltage

High-level output voltage

Low-level output voltage

—

0.8 × V_CCIO

–0.3

V_CCIO+ 0.3

0.25 × V_CCIO

—

V_IL

—

V_OH

IOH = –2 mA (1)

IOL = 2 mA (1)

0.75 × V_CCIO

—

V_OL

0.25 × V_CCIO

Note to Table 3–10:

(1) This specification is supported across all the programmable drive strength settings available for this I/O standard, as shown in the

MAX V Device Architecture chapter.

Table 3–11. 3.3-V PCI Specifications for MAX V Devices (Note 1)

Symbol

V_CCIO

Parameter

I/O supply voltage

Conditions

Minimum

3.0

Typical

3.3

—

Maximum

3.6

Unit

—

V_IH

High-level input voltage

Low-level input voltage

High-level output voltage

Low-level output voltage

0.5 × V_CCIO

–0.5

V_CCIO+ 0.5

0.3 × V_CCIO

—

V_IL

—

V_OH

IOH = –500 µA

IOL = 1.5 mA

0.9 × V_CCIO

—

V_OL

—

0.1 × V_CCIO

Note to Table 3–11:

(1) 3.3-V PCI I/O standard is only supported in Bank 3 of the 5M1270Z and 5M2210Z devices.

Table 3–12. LVDS Specifications for MAX V Devices (Note 1)

Symbol

V_CCIO

Parameter

I/O supply voltage

Conditions

Minimum

2.375

247

Typical

2.5

Maximum

2.625

Unit

—

V_OD

V_OS

Differential output voltage swing

Output offset voltage

—

600

1.125

1.25

1.375

Note to Table 3–12:

(1) Supports emulated LVDS output using a three-resistor network (LVDS_E_3R).

May 2011 Altera Corporation

MAX V Device Handbook

1...4 5 678 9 10...30

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型号	品牌	描述	获取价格	数据表
5M240ZM100C4N	ALTERA	Flash PLD, 7.9ns, 192-Cell, CMOS, PBGA100, 6 X 6 MM, 0.50 MM PITCH, LEAD FREE, MBGA-100	获取价格
5M240ZM100C5N	ALTERA	DC and Switching Characteristics for MAX V Devices	获取价格
5M240ZM100I5N	ALTERA	Flash PLD, 14ns, 192-Cell, CMOS, PBGA100, 6 X 6 MM, 0.50 MM PITCH, LEAD FREE, MBGA-100	获取价格
5M240ZM64A4N	ALTERA	MAX V Device Handbook	获取价格
5M240ZM64C5N	ALTERA	MAX V Device Handbook	获取价格
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