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5962-9866102VYC

更新时间： 2024-01-08 14:13:07
品牌 Logo 应用领域
德州仪器 - TI 外围集成电路数字信号处理器时钟
页数 文件大小 规格书
60页 791K
描述
RAD-TOLERANT CLASS-V FLOATING-POINT DIGITAL SIGNAL PROCESSOR

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5962-9866102VYC 技术参数

生命周期：Active零件包装代码：LGA
包装说明：LGA, LGA429,21X21,50针数：429
Reach Compliance Code：not_compliantECCN代码：3A001.A.3
HTS代码：8542.31.00.01风险等级：5.5
其他特性：-55 TO 115 OPERATING CASE TEMPERATURE地址总线宽度：22
桶式移位器：NO位大小：32
边界扫描：YES最大时钟频率：140.84 MHz
外部数据总线宽度：32格式：FLOATING POINT
集成缓存：YES内部总线架构：MULTIPLE
JESD-30 代码：S-CBGA-N429长度：27 mm
低功率模式：YESDMA 通道数量：4
外部中断装置数量：4端子数量：429
计时器数量：2最高工作温度：125 °C
最低工作温度：-55 °C封装主体材料：CERAMIC, METAL-SEALED COFIRED
封装代码：LGA封装等效代码：LGA429,21X21,50
封装形状：SQUARE封装形式：GRID ARRAY
峰值回流温度（摄氏度）：NOT SPECIFIED电源：1.9,3.3 V
认证状态：QualifiedRAM（字数）：16384
筛选级别：MIL-PRF-38535 Class V座面最大高度：2.52 mm
子类别：Digital Signal Processors最大供电电压：1.99 V
最小供电电压：1.81 V标称供电电压：1.9 V
表面贴装：YES技术：CMOS
温度等级：MILITARY端子形式：NO LEAD
端子节距：1.27 mm端子位置：BOTTOM
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：27 mm
uPs/uCs/外围集成电路类型：DIGITAL SIGNAL PROCESSOR, OTHERBase Number Matches：1

5962-9866102VYC 数据手册

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SMJ320C6701-SP  
www.ti.com ............................................................................................................................................................ SGUS030E–APRIL 2000–REVISED JULY 2009  
DMAC, TIMER, POWER-DOWN TIMING  
Switching Characteristics for DMAC Outputs  
(see Figure 37)  
NO.  
PARAMETER  
MIN  
MAX  
UNIT  
1
td(CKO1H–DMACV)  
Delay time, CLKOUT1 high to DMAC valid  
2
11  
ns  
CLKOUT1  
1
1
DMAC[0:3]  
Figure 37. DMAC Timing  
Timing Requirements for Timer Inputs(1)  
(see Figure 38)  
NO.  
MIN  
MAX  
UNIT  
1
tw(TINPH)  
Pulse duration, TINP high  
2P  
ns  
(1) P = 1/CPU clock frequency in ns. For example, when running parts at 140 MHz, use P = 7 ns.  
Switching Characteristics for Timer Outputs  
(see Figure 38)  
NO.  
PARAMETER  
MIN  
MAX  
UNIT  
2
td(CKO1H–TOUTV)  
Delay time, CLKOUT1 high to TOUT valid  
1
10  
ns  
CLKOUT1  
1
TINP  
2
2
TOUT  
Figure 38. Timer Timing  
Switching Characteristics for Power-Down Outputs  
(seeFigure 39)  
NO.  
PARAMETER  
MIN  
MAX  
UNIT  
1
td(CKO1H–PDV)  
Delay time, CLKOUT1 high to PD valid  
1
9
ns  
CLKOUT1  
1
1
PD  
Figure 39. Power-Down Timing  
JTAG TEST-PORT TIMING  
Timing Requirements for JTAG Test Port  
(see Figure 40)  
Copyright © 2000–2009, Texas Instruments Incorporated  
Submit Documentation Feedback  
55  
Product Folder Link(s): SMJ320C6701-SP  
 
 
 
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