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5962-9206201MYX

更新时间： 2024-02-03 08:57:25

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阿尔特拉 - ALTERA		时钟输入元件可编程逻辑
页数	文件大小	规格书
41页	837K
描述
UV PLD, 90ns, 192-Cell, CMOS, CPGA84, CERAMIC, PGA-84

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技术参数
数据手册

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5962-9206201MYX 技术参数

生命周期：	Obsolete	零件包装代码：	PGA
包装说明：	PGA,	针数：	84
Reach Compliance Code：	unknown	ECCN代码：	3A001.A.2.C
HTS代码：	8542.39.00.01	风险等级：	5.83
最大时钟频率：	19.6 MHz	JESD-30 代码：	S-CPGA-P84
专用输入次数：	7	I/O 线路数量：	64
端子数量：	84	最高工作温度：	125 °C
最低工作温度：	-55 °C	组织：	7 DEDICATED INPUTS, 64 I/O
输出函数：	MACROCELL	封装主体材料：	CERAMIC, METAL-SEALED COFIRED
封装代码：	PGA	封装形状：	SQUARE
封装形式：	GRID ARRAY	可编程逻辑类型：	UV PLD
传播延迟：	90 ns	认证状态：	Qualified
筛选级别：	MIL-STD-883 Class B	最大供电电压：	5.5 V
最小供电电压：	4.5 V	标称供电电压：	5 V
表面贴装：	NO	技术：	CMOS
温度等级：	MILITARY	端子形式：	PIN/PEG
端子位置：	PERPENDICULAR

5962-9206201MYX 数据手册

MAX 5000

Programmable Logic

Device Family

May 1999, ver. 5

Data Sheet

■

Advanced Multiple Array MatriX (MAX^®) 5000 architecture

combining speed and ease-of-use of PAL devices with the density of

programmable gate arrays

Complete family of high-performance, erasable CMOS EPROM

erasable programmable logic devices (EPLDs) for designs ranging

from fast 28-pin address decoders to 100-pin LSI custom peripherals

600 to 3,750 usable gates (see Table 1)

Fast, 15-ns combinatorial delays and 76.9-MHz counter frequencies

Configurable expander product-term distribution allowing more

than 32 product terms in a single macrocell

Features...

■

28 to 100 pins available in dual in-line package (DIP), J-lead chip

carrier, pin-grid array (PGA), and quad flat pack (QFP) packages

Programmable registers providing D, T, JK, and SR flipflop

functionality with individual clear, preset, and clock controls

Programmable security bit for protection of proprietary designs

Software design support featuring the Altera^®MAX+PLUS^®II

development system on Windows-based PCs, as well as

Sun SPARCstation, HP 9000 Series 700/800, and IBM RISC

System/6000 workstations

■

Table 1. MAX 5000 Device Features

Feature EPM5032

EPM5064

EPM5128

EPM5130

EPM5192

Usable gates

600

1,250

2,500

128

2,500

128

3,750

192

Macrocells

Logic array blocks (LABs)

Expanders

128

PIA

256

PIA

256

PIA

384

PIA

Routing

Global

Maximum user I/O pins

(ns)

ASU

(ns)

(MHz)

76.9

CNT

Altera Corporation

709

A-DS-M5000-05

12 3 4 5 6 7...41

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