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5962-9165401VXA

更新时间： 2024-11-18 14:48:07
品牌 Logo 应用领域
德州仪器 - TI 输出元件逻辑集成电路触发器
页数 文件大小 规格书
12页 188K
描述
100K SERIES, LOW LEVEL TRIGGERED D LATCH, COMPLEMENTARY OUTPUT, CDIP24, CERAMIC, DIP-24

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5962-9165401VXA 技术参数

生命周期：Obsolete包装说明：DIP, DIP24,.4
Reach Compliance Code：unknownHTS代码：8542.39.00.01
风险等级：5.51Is Samacsys：N
系列：100KJESD-30 代码：R-GDIP-T24
JESD-609代码：e0逻辑集成电路类型：D LATCH
位数：4功能数量：1
输入次数：2端子数量：24
最高工作温度：125 °C最低工作温度：-55 °C
输出极性：COMPLEMENTARY封装主体材料：CERAMIC, GLASS-SEALED
封装代码：DIP封装等效代码：DIP24,.4
封装形状：RECTANGULAR封装形式：IN-LINE
电源：-4.5 V最大电源电流（ICC）：95 mA
Prop。Delay @ Nom-Sup：2.6 ns传播延迟（tpd）：2.2 ns
认证状态：Not Qualified筛选级别：MIL-PRF-38535 Class V
座面最大高度：5.72 mm子类别：Multiplexer/Demultiplexers
表面贴装：NO技术：ECL
温度等级：MILITARY端子面层：TIN LEAD
端子形式：THROUGH-HOLE端子节距：2.54 mm
端子位置：DUAL触发器类型：LOW LEVEL
宽度：10.16 mmBase Number Matches：1

5962-9165401VXA 数据手册

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August 1998  
100355  
Low Power Quad Multiplexer/Latch  
puts. A HIGH signal on the Master Reset (MR) input over-  
rides all the other inputs and forces the Q outputs LOW. All  
inputs have 50 kΩ pulldown resistors.  
General Description  
The 100355 contains four transparent latches, each of which  
can accept and store data from two sources. When both En-  
able (En) inputs are LOW, the data that appears at an output  
is controlled by the Select (Sn) inputs, as shown in the Oper-  
ating Mode table. In addition to routing data from either D0 or  
D1, the Select inputs can force the outputs LOW for the case  
where the latch is transparent (both Enables are LOW) and  
can steer a HIGH signal from either D0 or D1 to an output.  
The Select inputs can be tied together for applications re-  
quiring only that data be steered from either D0 or D1. A  
positive-going signal on either Enable input latches the out-  
Features  
n Greater than 40% power reduction of the 100155  
n 2000V ESD protection  
n Pin/function compatible with 100155  
=
n Voltage compensated operating range −4.2V to −5.7V  
n Standard Microcircuit Drawing  
(SMD) 5962-9165401  
Logic Symbol  
DS100294-1  
Pin Names  
Description  
E1, E2  
S0, S1  
MR  
Enable Inputs (Active LOW)  
Select Inputs  
Master Reset  
D
na–Dnd  
Data Inputs  
Qa–Qd  
Qa–Qd  
Data Outputs  
Complementary Data Outputs  
Connection Diagrams  
24-Pin DIP  
24-Pin Quad Cerpak  
DS100294-3  
DS100294-2  
© 1998 National Semiconductor Corporation  
DS100294  
www.national.com  
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型号 品牌 获取价格 描述 数据表
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