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5962-8995001BEA

更新时间： 2024-12-01 15:42:55

品牌	Logo	应用领域
德州仪器 - TI		输出元件逻辑集成电路触发器
页数	文件大小	规格书
8页	348K
描述
ACT SERIES, DUAL NEGATIVE EDGE TRIGGERED J-K FLIP-FLOP, COMPLEMENTARY OUTPUT, CDIP16, CERDIP-16

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5962-8995001BEA 技术参数

生命周期：	Obsolete	包装说明：	DIP, DIP16,.3
Reach Compliance Code：	unknown	HTS代码：	8542.39.00.01
风险等级：	5.14	系列：	ACT
JESD-30 代码：	R-GDIP-T16	JESD-609代码：	e0
长度：	19.304 mm	负载电容（CL）：	50 pF
逻辑集成电路类型：	J-K FLIP-FLOP	最大频率@ Nom-Sup：	80000000 Hz
最大I（ol）：	0.024 A	位数：	2
功能数量：	2	端子数量：	16
最高工作温度：	125 °C	最低工作温度：	-55 °C
输出极性：	COMPLEMENTARY	封装主体材料：	CERAMIC, GLASS-SEALED
封装代码：	DIP	封装等效代码：	DIP16,.3
封装形状：	RECTANGULAR	封装形式：	IN-LINE
电源：	5 V	传播延迟（tpd）：	14 ns
认证状态：	Not Qualified	筛选级别：	MIL-PRF-38535 Class B
座面最大高度：	5.08 mm	子类别：	FF/Latches
最大供电电压 (Vsup)：	5.5 V	最小供电电压 (Vsup)：	4.5 V
标称供电电压 (Vsup)：	5 V	表面贴装：	NO
技术：	CMOS	温度等级：	MILITARY
端子面层：	TIN LEAD	端子形式：	THROUGH-HOLE
端子节距：	2.54 mm	端子位置：	DUAL
触发器类型：	NEGATIVE EDGE	宽度：	7.62 mm
最小 fmax：	80 MHz	Base Number Matches：	1

5962-8995001BEA 数据手册

OBSOLETE

July 20, 2009

54ACT112

Dual JK Negative Edge-Triggered Flip-Flop

LOW input to S_Dsets Q to HIGH level

General Description

LOW input to C_Dsets Q to LOW level

Clear and Set are independent of clock

The 'ACT112 contains two independent, high-speed JK flip-

flops with Direct Set and Clear inputs. Synchronous state

changes are initiated by the falling edge of the clock. Trigger-

ing occurs at a voltage level of the clock and is not directly

related to the transition time. The J and K inputs can change

when the clock is in either state without affecting the flip-flop,

provided that they are in the desired state during the recom-

mended setup and hold times relative to the falling edge of

the clock. A LOW signal on S_Dor C_Dprevents clocking and

forces Q or Q HIGH, respectively. Simultaneous LOW signals

on S_Dand C_Dforce both Q and Q HIGH.

Simultaneous LOW on C_Dand S_Dmakes both Q and Q

HIGH

Features

'ACT112 has TTL-compatible inputs

■

Outputs source/sink 24 mA

Standard Microcircuit Drawing (SMD) 5962-8995001

Asynchronous Inputs:

Connection Diagrams

Pin Descriptions

Pin Names

Description

Pin Assigment for

DIP and Flatpack

J₁, J₂, K₁, K₂

Data Inputs

CP₁, CP₂

Clock Pulse Inputs

(Active Falling Edge)

C_D1, C_D2

Direct Clear Inputs (Active LOW)

S_D1, S_D2

Direct Set Inputs (Active LOW)

Outputs

Q₁, Q₂, Q₁, Q₂

10097603

Pin Assigment

for LCC

10097605

FACT™ is a trademark of Fairchild Semiconductor

100976

www.national.com

100976 Version 2 Revision 2 Print Date/Time: 2009/07/20 16:20:36

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5962-8995001MFX	TI	获取价格	IC ACT SERIES, DUAL NEGATIVE EDGE TRIGGERED J-K FLIP-FLOP, COMPLEMENTARY OUTPUT, CDFP16, C
5962-8995101VX	ETC	获取价格	NVRAM (EEPROM Based)
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