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STK12C68-5K45M PDF预览

STK12C68-5K45M

更新时间： 2024-01-14 09:46:44
品牌 Logo 应用领域
其他 - ETC 内存集成电路静态存储器可编程只读存储器电动程控只读存储器电可擦编程只读存储器
页数 文件大小 规格书
13页 371K
描述
8K x 8 AutoStore⑩ nvSRAM QuantumTrap⑩ CMOS Nonvolatile Static RAM

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STK12C68-5K45M 技术参数

是否Rohs认证： 不符合生命周期：Transferred
包装说明：DIP, DIP28,.3Reach Compliance Code：unknown
ECCN代码：3A001.A.2.CHTS代码：8542.32.00.41
风险等级：5.78Is Samacsys：N
最长访问时间：45 ns其他特性：EEPROM HARDWARE/SOFTWARE STORE; SOFTWARE RECALL; RETENTION/ENDURANCE = 10 YEARS/100000 CYCLES
JESD-30 代码：R-CDIP-T28JESD-609代码：e0
长度：35.56 mm内存密度：65536 bit
内存集成电路类型：NON-VOLATILE SRAM内存宽度：8
湿度敏感等级：3功能数量：1
端口数量：1端子数量：28
字数：8192 words字数代码：8000
工作模式：ASYNCHRONOUS最高工作温度：125 °C
最低工作温度：-55 °C组织：8KX8
输出特性：3-STATE可输出：YES
封装主体材料：CERAMIC, METAL-SEALED COFIRED封装代码：DIP
封装等效代码：DIP28,.3封装形状：RECTANGULAR
封装形式：IN-LINE并行/串行：PARALLEL
峰值回流温度（摄氏度）：240电源：5 V
认证状态：Not Qualified座面最大高度：4.14 mm
最大待机电流：0.004 A子类别：SRAMs
最大压摆率：0.08 mA最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：4.5 V标称供电电压 (Vsup)：5 V
表面贴装：NO技术：CMOS
温度等级：MILITARY端子面层：Tin/Lead (Sn85Pb15)
端子形式：THROUGH-HOLE端子节距：2.54 mm
端子位置：DUAL处于峰值回流温度下的最长时间：30
宽度：7.62 mmBase Number Matches：1

STK12C68-5K45M 数据手册

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STK12C68  
SRAM WRITE CYCLES #1 & #2  
(VCC = 5.0V ± 10%)e  
SYMBOLS  
STK12C68-25 STK12C68-35 STK12C68-45 STK12C68-55  
NO.  
PARAMETER  
UNITS  
#1  
#2  
Alt.  
MIN  
25  
20  
20  
10  
0
MAX  
MIN  
35  
25  
25  
12  
0
MAX  
MIN  
45  
30  
30  
15  
0
MAX  
MIN  
55  
45  
45  
25  
0
MAX  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
t
t
t
WC  
Write Cycle Time  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
AVAV  
AVAV  
t
t
t
Write Pulse Width  
WLWH  
WLEH  
WP  
CW  
DW  
t
t
t
t
Chip Enable to End of Write  
Data Set-up to End of Write  
Data Hold after End of Write  
Address Set-up to End of Write  
Address Set-up to Start of Write  
Address Hold after End of Write  
Write Enable to Output Disable  
Output Active after End of Write  
ELWH  
DVWH  
WHDX  
ELEH  
DVEH  
EHDX  
t
t
t
t
t
DH  
AW  
t
t
t
20  
0
25  
0
30  
0
45  
0
AVWH  
AVEH  
t
t
t
AVWL  
AVEL  
EHAX  
AS  
t
t
t
0
0
0
0
WHAX  
WR  
i, j  
t
t
10  
13  
14  
15  
WLQZ  
WZ  
t
t
5
5
5
5
WHQX  
OW  
Note j: If W is low when E goes low, the outputs remain in the high-impedance state.  
Note k: E or W must be ≥ VIH during address transitions.  
Note l: HSB must be high during SRAM WRITE cycles.  
SRAM WRITE CYCLE #1: W Controlledk, l  
12  
t
AVAV  
ADDRESS  
19  
14  
t
WHAX  
t
ELWH  
E
17  
t
AVWH  
18  
t
AVWL  
13  
t
W
WLWH  
15  
16  
t
t
DVWH  
WHDX  
DATA IN  
DATA VALID  
20  
t
WLQZ  
21  
t
WHQX  
HIGH IMPEDANCE  
DATA OUT  
PREVIOUS DATA  
SRAM WRITE CYCLE #2: E Controlledk, l  
12  
t
AVAV  
ADDRESS  
14  
18  
19  
t
t
ELEH  
t
AVEL  
EHAX  
E
17  
t
AVEH  
13  
t
WLEH  
W
15  
16  
t
DVEH  
t
EHDX  
DATA IN  
DATA VALID  
HIGH IMPEDANCE  
DATA OUT  
October 2003  
4
Document Control # ML0008 rev 0.4  
 
 
 
 
1234567...13

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