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SSM2604CPZ-REEL7

更新时间： 2024-02-20 03:29:48

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亚德诺 - ADI		解码器编解码器
页数	文件大小	规格书
28页	493K
描述
Low Power Audio Codec

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SSM2604CPZ-REEL7 技术参数

是否无铅：	含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	QFN
包装说明：	HVQCCN,	针数：	20
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	1.65
滤波器：	YES	JESD-30 代码：	S-XQCC-N20
JESD-609代码：	e3	长度：	4 mm
湿度敏感等级：	3	功能数量：	1
端子数量：	20	工作模式：	SYNCHRONOUS
最高工作温度：	85 °C	最低工作温度：	-40 °C
封装主体材料：	UNSPECIFIED	封装代码：	HVQCCN
封装形状：	SQUARE	封装形式：	CHIP CARRIER
峰值回流温度（摄氏度）：	260	认证状态：	Not Qualified
座面最大高度：	1 mm	标称供电电压：	3.3 V
表面贴装：	YES	电信集成电路类型：	PCM CODEC
温度等级：	INDUSTRIAL	端子面层：	Matte Tin (Sn)
端子形式：	NO LEAD	端子节距：	0.5 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	30
宽度：	4 mm	Base Number Matches：	1

SSM2604CPZ-REEL7 数据手册

SSM2604

Table 5. Digital Audio Interface Master Mode Timing

Limit

Parameter

t_DST

t_DHT

t_DL

t_DDA

t_BCLKR

t_BCLKF

t_BCLKDS

t_MIN

t_MAX

Unit

Description

PBDAT setup time to BCLK rising edge

PBDAT hold time to BCLK rising edge

RECLRC/PBLRC propagation delay from BCLK falling edge

RECDAT propagation delay from BCLK falling edge

BCLK rising time (10 pF load)

45:55:00

BCLK falling time (10 pF load)

BCLK duty cycle (normal and USB mode)

55:45:00

BCLK

t_DL

PBLRC/

RECLRC

t_DSTt_DHT

PBDAT

t_DDA

RECDAT

Figure 4. Digital Audio Interface Master Mode Timing

Table 6. System Clock Timing

Limit

Parameter

t_XTIY

t_MCLKDS

t_XTIH

t_XTIL

t_COP

t_MIN

40:60

t_MAX

Unit

Description

MCLK/XTI system clock cycle time

MCLK/XTI duty cycle

MCLK/XTI system clock pulse width high

MCLK/XTI system clock pulse width low

CLKOUT propagation delay from MCLK/XTI falling edge

CLKODIV2 propagation delay from MCLK/XTI falling edge

60:40:00

t_COPDIV2

t_XTIH

t_COP

MCLK/XTI

t_XTIL

t_XTIY

CLKOUT

CLKODIV2

COPDIV2

Figure 5. System (MCLK) Clock Timing

Rev. 0 | Page 6 of 28

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