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SM16M72ALDT-7.5 PDF预览

SM16M72ALDT-7.5

更新时间： 2024-02-07 17:58:04
品牌 Logo 应用领域
铁电 - RAMTRON 动态存储器内存集成电路
页数 文件大小 规格书
15页 197K
描述
Synchronous DRAM Module, 16MX72, 4.5ns, CMOS, DIMM-168

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SM16M72ALDT-7.5 技术参数

生命周期：Obsolete零件包装代码：DIMM
包装说明：,针数：168
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.32.00.36风险等级：5.84
访问模式：DUAL BANK PAGE BURST最长访问时间：4.5 ns
其他特性：AUTO/SELF REFRESHJESD-30 代码：R-XDMA-N168
内存密度：1207959552 bit内存集成电路类型：SYNCHRONOUS DRAM MODULE
内存宽度：72功能数量：1
端口数量：1端子数量：168
字数：16777216 words字数代码：16000000
工作模式：SYNCHRONOUS最高工作温度：70 °C
最低工作温度：组织：16MX72
封装主体材料：UNSPECIFIED封装形状：RECTANGULAR
封装形式：MICROELECTRONIC ASSEMBLY认证状态：Not Qualified
自我刷新：YES最大供电电压 (Vsup)：3.6 V
最小供电电压 (Vsup)：3 V标称供电电压 (Vsup)：3.3 V
表面贴装：NO技术：CMOS
温度等级：COMMERCIAL端子形式：NO LEAD
端子位置：DUALBase Number Matches：1

SM16M72ALDT-7.5 数据手册

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168-pin Low Profile ESDRAM DIMMs  
32MB, 64MB, 128MB  
Preliminary Data Sheet  
Read and Write Parameters  
Symbol  
Parameter  
-6  
-7.5  
Units  
Notes  
Min  
-
Max  
Min  
-
Max  
tAC3  
tAC2  
tAC1  
tOH3  
tOH2  
tOH1  
tLZ  
Clock Access Time, CL = 3  
Clock Access Time, CL = 2  
Clock Access Time, CL = 1  
Data Output Hold Time (CL=3)  
Data Output Hold Time (CL=2)  
Data Output Hold Time (CL=1)  
Data Output to Low-Z Time  
Data Output to High-Z Time (CL=2, 3)  
Data Output to High-Z Time (CL=1)  
DQM Data Output Disable Time  
Data Input Set-Up Time  
4.3  
4.5  
ns  
ns  
1,2  
1,2  
1,2  
-
4.6  
-
4.8  
-
10.5  
-
11  
ns  
2.0  
2.3  
3.0  
0
-
2.0  
2.3  
3.0  
0
-
ns  
-
-
ns  
-
-
ns  
-
-
ns  
tHZ2  
tHZ1  
tDQZ  
tDS  
-
4.6  
-
4.8  
ns  
3
3
-
7.0  
-
7.5  
ns  
2
-
-
-
-
-
-
2
-
-
-
-
-
-
CLK  
ns  
1.5  
0.8  
6.0  
20.0  
0
1.5  
0.8  
7.5  
22.5  
0
tDH  
Data Input Hold Time  
ns  
tDPL  
tDAL  
Data Input to Precharge  
ns  
Data Input to ACTV/Refresh  
Data Write Mask Latency  
ns  
tDQW  
CLK  
Notes:  
1. Access time is measured at 1.4V (LVTTL) at max clock rate for the CAS latency specified. See AC Test Load.  
2. Access time is based on a clock rise time of 1ns. If clock rise time is longer than 1ns, then (trise/2-0.5) ns must be added to the access time.  
3. Referenced to the time at which the output achieves an open circuit condition.  
Refresh Parameters  
Symbol  
Parameter  
-6  
-7.5  
Units  
Notes  
Min  
-
Max  
64  
Min  
-
Max  
64  
-
tREF  
Refresh Period  
Self Refresh Exit Time  
ms  
ns  
1,2  
3
tSREX  
2CLK+tRC  
2CLK+tRC  
Notes:  
1. 4096 cycles.  
2. Any time that the refresh period has been exceeded, a minimum of two Auto-Refresh (CBR) commands must be given to “wake up” the device.  
3. Self-Refresh exit is a synchronous operation and begins on the 2nd positive clock edge after CKE returns high. Self-Refresh Exit is not  
completed until tRC is satisfied once the Self-Refresh Exit command is registered.  
Enhanced Memory Systems Inc., 1850 Ramtron Dr., Colo Spgs, CO 80921  
PHONE: (800) 545-DRAM; FAX: (719) 488-9095; http://www.edram.com  
2001 Enhanced Memory Systems. All rights reserved.  
The information contained herein is subject to change without notice.  
Revision 1.0  
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