Data Sheet
Rev.1.0
12.04.2013
FUNCTIONAL BLOCK DIAGRAMM 2048MB DDR3 SDRAM UDIMM,
1 RANK AND 8 COMPONENTS
S0
DQS4
DQS4
DQS0
DQS0
DM4
DM0
DM CS
DQS DQS
DM CS
DQS DQS
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
D4
D0
ZQ
ZQ
DQS5
DQS5
DQS1
DQS1
DM5
DM1
DM CS
DQS DQS
DM CS
DQS DQS
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DQ8
DQ9
D5
D1
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
ZQ
ZQ
DQS6
DQS6
DQS2
DQS2
DM6
DM2
DM CS
DQS DQS
DM CS
DQS DQS
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
D6
D2
ZQ
ZQ
DQS7
DQS7
DQS3
DQS3
DM7
DM3
DM CS
DQS DQS
DM CS
DQS DQS
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
D7
D3
ZQ
ZQ
Notes:
BA0-BA2
A0-A14
BA0-BA2: SDRAM D0-D7
A0-A14: SDRAM D0-D7
1. DQ-to-I/O wiring is shown as recommended but may
be changed.
2. DQ/DQS/DQS/ODT/DM/CKE/S relationship must be
maintained as shown.
3. DQ, DM, DQS/DQS resistors: Refer to associated
topology diagram.
4. Refer to the appropriate clock wiring topology under
the DIMM wiring details section of the JEDED document.
5. For each DRAM, a unique ZQ resistor is connected to
GND. The ZQ resistor is 240Ω±1%.
VDDSPD
VDD/VDDQ
VREFDQ
SPD
RAS
CAS
WE
ODT0
CKE0
CK0
CK0
RESET
RAS: SDRAM D0-D7
CAS: SDRAM D0-D7
WE: SDRAM D0-D7
ODT: SDRAM D0-D7
CKE: SDRAM D0-D7
CK: SDRAM D0-D7
CK: SDRAM D0-D7
RESET: SDRAM D0-D7
D0-D7
D0-D7
VREFCA
VSS
D0-D7
D0-D7
6. Refer to associated figure for SPD details.
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