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S71VS128RC0AHK202

更新时间： 2024-01-07 06:39:23
品牌 Logo 应用领域
飞索 - SPANSION 静态存储器内存集成电路
页数 文件大小 规格书
18页 767K
描述
Memory Circuit, 2MX16, CMOS, PBGA56, 7.70 X 6.20 MM, 1 MM HEIGHT, 0.50 MM PITCH, HALOGEN AND LEAD FREE, VFBGA-56

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S71VS128RC0AHK202 技术参数

是否Rohs认证： 符合生命周期：Obsolete
零件包装代码：BGA包装说明：VFBGA,
针数：56Reach Compliance Code：unknown
HTS代码：8542.32.00.71风险等级：5.66
其他特性：PSRAM IS ORGANISED AS 4M X 16JESD-30 代码：R-PBGA-B56
长度：7.7 mm内存密度：33554432 bit
内存集成电路类型：MEMORY CIRCUIT内存宽度：16
功能数量：1端子数量：56
字数：2097152 words字数代码：2000000
工作模式：SYNCHRONOUS最高工作温度：85 °C
最低工作温度：-25 °C组织：2MX16
封装主体材料：PLASTIC/EPOXY封装代码：VFBGA
封装形状：RECTANGULAR封装形式：GRID ARRAY, VERY THIN PROFILE, FINE PITCH
认证状态：Not Qualified座面最大高度：1 mm
最大供电电压 (Vsup)：1.95 V最小供电电压 (Vsup)：1.7 V
标称供电电压 (Vsup)：1.8 V表面贴装：YES
技术：CMOS温度等级：OTHER
端子形式：BALL端子节距：0.5 mm
端子位置：BOTTOM宽度：6.2 mm
Base Number Matches：1

S71VS128RC0AHK202 数据手册

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D a t a S h e e t  
2. Input/Output Descriptions  
Table 2.1 identifies the input and output package connections provided on the device.  
Table 2.1 Input/Output Descriptions  
Symbol  
Description  
Flash  
RAM  
X
AMAX – A16  
Address inputs  
X
X
X
X
X
X
X
A/DQ15-A/DQ0 Multiplexed Address/Data  
X
OE#  
WE#  
Output Enable input. Asynchronous relative to CLK for the Burst mode.  
X
Write Enable input.  
X
V
V
Ground  
X
SS  
Input/Output Ground  
No Connect; not connected internally  
X
SSQ  
NC  
X
Ready output; indicates the status of the Burst read.  
Flash Memory RDY (using default “Active HIGH” configuration)  
V
V
= data invalid  
= data valid  
OL  
OH  
Note: The default polarity for the pSRAM WAIT signal is opposite the default polarity of the  
Flash RDY signal.  
F-RDY/R-WAIT  
X
X
pSRAM WAIT (using default “Active HIGH” configuration)  
V
V
= data valid  
OL  
= data invalid  
OH  
To match polarities, change bit 10 of the pSRAM Bus Configuration Register to 0 (Active  
LOW WAIT). Alternately, change bit 10 of the Flash Configuration Register to 0 (Active LOW  
RDY)  
Clock input. In burst mode, after the initial word is output, subsequent active edges of CLK  
CLK  
X
X
X
X
increment the internal address counter. Should be at V or V while in asynchronous mode  
IL  
IH  
Address Valid input. Indicates to device that the valid address is present on the address  
inputs.  
AVD#  
Low = for asynchronous mode, indicates valid address; for burst mode, causes starting  
address to be latched.  
High = device ignores address inputs  
F-RST#  
Hardware reset input. Low = device resets and returns to reading array data  
X
X
Accelerated input. At V , accelerates programming; automatically places device in unlock  
HH  
F-V  
bypass mode. At V , disables all program and erase functions. Should be at V for all other  
PP  
I
L
I
H
conditions.  
R-CE#  
F-CE#  
R-CRE  
Chip-enable input for pSRAM.  
X
Chip-enable input for Flash. Asynchronous relative to CLK for Burst Mode.  
Control Register Enable (pSRAM).  
X
X
X
X
X
X
V
V
Flash and pSRAM 1.8 Volt-only single power supply.  
Flash and pSRAM Input/Output Power Supply  
Upper Byte Control (pSRAM).  
X
X
CC  
CCQ  
R-UB#  
R-LB#  
RFU  
Lower Byte Control (pSRAM)  
Reserved For Future Use  
June 14, 2010 S71VS_XS-R_00_10  
S71VS/XS-R Memory Subsystem Solutions  
7
1...45678910...18

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