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PCD5092 PDF预览

PCD5092

更新时间： 2024-01-09 04:42:33
品牌 Logo 应用领域
恩智浦 - NXP 控制器
页数 文件大小 规格书
16页 87K
描述
DECT baseband controller

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PCD5092 技术参数

生命周期：Obsolete零件包装代码：QFP
包装说明：QFP,针数：100
Reach Compliance Code：unknownHTS代码：8542.39.00.01
风险等级：5.83Is Samacsys：N
JESD-30 代码：R-PQFP-G100JESD-609代码：e3
长度：20 mm功能数量：1
端子数量：100封装主体材料：PLASTIC/EPOXY
封装代码：QFP封装形状：RECTANGULAR
封装形式：FLATPACK认证状态：Not Qualified
座面最大高度：3.2 mm标称供电电压：3 V
表面贴装：YES技术：CMOS
电信集成电路类型：CORDLESS TELEPHONE BASEBAND CIRCUIT端子面层：TIN
端子形式：GULL WING端子节距：0.65 mm
端子位置：QUAD宽度：14 mm
Base Number Matches：1

PCD5092 数据手册

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Philips Semiconductors  
Objective specification  
DECT baseband controller  
PCD5092  
5.2  
Pin description  
Table 1 QFP100 package  
STATE  
AFTER  
RESET  
SYMBOL  
ANT_SW1  
PIN  
I/O  
PIN TYPE  
PIN DESCRIPTION  
1
O
O
O
O
O
O
O
O
I
H
ISP2DRF3 antenna switch 1 output  
ISP2DRF3 antenna switch 0 output  
ANT_SW0  
CLK100  
2
H
3
H
ISP2DPES 100 Hz signal related to DECT frame timing output  
ISP2DRF3 enable transmitter output  
T_ENABLE  
T_PWR_RMP  
T_DATA  
4
H
5
L
ISP2DRF3 switch transmitter power output  
6
off  
ISF2DRF3  
ANAIOD1  
unmodulated transmitter data output  
T_GMSK  
VCO_BND_SW  
SYNTH_LOCK  
S_ENABLE  
S_DATA  
7
L
GMSK modulated transmitter data output  
8
L
ISP2DRF3 VCO band switch output  
9
−
DIPP0RF3 synthesizer lock input  
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
24  
25  
26  
27  
O
O
O
O
O
−
L
ISP2DRF3 synthesizer enable output  
L
ISP2DRF3 serial synthesizer data output  
ISP2DRF3 clock for serial synthesizer interface output  
ISP2DRF3 switch synthesizer power output  
ISP4DRF3 13.824 MHz reference clock for synthesizer output  
S_CLK  
L
S_PWR  
H
REF_CLK  
VSS1  
running  
−
−
supply  
supply  
supply  
negative supply voltage 1  
VDD_RF  
−
positive supply voltage for RF interface level shifters  
positive supply voltage 1 (+3 V)  
VDD3V_1  
−
−
SLICE_CTR  
R_PWR  
O
O
I
L
ISP2DRF3 switch slicer time constant output  
ISP2DRF3 switch receiver power output  
H
−
R_DATAP  
R_DATAM  
R_ENABLE  
RSSI_AN  
VANLI  
ANAIOD2  
ANAIOD2  
positive input for receiver data  
negative input for receiver data  
I
−
O
I
H
−
ISP2DRF3 enable receiver output  
ANAIOD1  
ANAIOD1  
ANAIOD1  
analog input for RSSI measurement  
I
−
analog input to ADC  
VBAT  
I
−
analog input for battery voltage measurement  
CLK3  
O
I/O  
L
ISP2DPES 3.456 MHz clock output for external ADPCM codec  
DCK  
input  
ISF2DPES ADPCM output or IOM data clock input/output  
ISF2UPES (ISF2UPES in PCD5090/xxx, PCA5097/xxx)  
DI  
28  
29  
I
−
DIPP0PES ADPCM or IOM data input  
FS1  
I/O  
input  
ISF2DPES 8 kHz framing input/output  
ISF2UPES (ISF2UPES in PCD5090/xxx, PCA5097/xxx)  
DO  
30  
31  
32  
33  
O
O
I
off  
running  
−
ISI8DPES  
ANAIOD1  
ANAIOD1  
ANAIOD1  
ADPCM or IOM data output  
crystal oscillator output  
XTAL2  
XTAL1  
VANLO  
crystal oscillator input  
O
1.0 V  
analog output from D/A converter  
1997 Jul 21  
6
1...3456789...16

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