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PCA9538APW

更新时间： 2024-02-09 16:59:42
品牌 Logo 应用领域
恩智浦 - NXP 并行IO端口微控制器和处理器外围集成电路光电二极管
页数 文件大小 规格书
37页 2426K
描述
Low-voltage 8-bit I2C-bus I/O port with interrupt and reset

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PCA9538APW 技术参数

生命周期：Obsolete零件包装代码：QFN
包装说明：HVQCCN, LCC16,.16SQ,25针数：16
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.73
JESD-30 代码：R-XQCC-N16长度：4 mm
位数：8I/O 线路数量：8
端口数量：1端子数量：16
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：UNSPECIFIED封装代码：HVQCCN
封装等效代码：LCC16,.16SQ,25封装形状：SQUARE
封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE电源：2.5/5 V
认证状态：Not Qualified座面最大高度：1 mm
子类别：Parallel IO Port最大供电电压：5.5 V
最小供电电压：2.3 V标称供电电压：2.5 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子形式：NO LEAD
端子节距：0.65 mm端子位置：QUAD
宽度：4 mmuPs/uCs/外围集成电路类型：PARALLEL IO PORT, GENERAL PURPOSE
Base Number Matches：1

PCA9538APW 数据手册

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PCA9538A  
NXP Semiconductors  
Low-voltage 8-bit I2C-bus I/O port with interrupt and reset  
6.4.4 Configuration register (03h)  
The Configuration register (register 3) configures the direction of the I/O pins. If a bit in this  
register is set to 1, the corresponding port pin is enabled as a high-impedance input. If a  
bit in this register is cleared to 0, the corresponding port pin is enabled as an output.  
Table 9.  
Bit  
Configuration register (address 03h)  
7
C7  
1
6
C6  
1
5
C5  
1
4
C4  
1
3
C3  
1
2
C2  
1
1
C1  
1
0
C0  
1
Symbol  
Default  
6.5 I/O port  
When an I/O is configured as an input, FETs Q1 and Q2 are off, which creates a  
high-impedance input. The input voltage may be raised above VDD to a maximum of 5.5 V.  
If the I/O is configured as an output, Q1 or Q2 is enabled, depending on the state of the  
Output port register. In this case, there are low-impedance paths between the I/O pin and  
either VDD or VSS. The external voltage applied to this I/O pin should not exceed the  
recommended levels for proper operation.  
data from  
output port  
shift register  
register data  
configuration  
register  
V
DD  
data from  
shift register  
Q1  
D
Q
FF  
write  
configuration  
pulse  
D
Q
CK  
Q
FF  
P0 to P7  
Q2  
write pulse  
CK  
ESD  
protection  
diode  
output port  
register  
input port  
register  
V
SS  
D
Q
input port  
register data  
FF  
read pulse  
CK  
to INT  
polarity  
inversion  
register  
data from  
shift register  
polarity  
inversion  
register data  
D
Q
FF  
write polarity  
pulse  
CK  
002aah423  
On power-up or reset, all registers return to default values.  
Fig 6. Simplified schematic of the I/Os (P0 to P7)  
PCA9538A  
All information provided in this document is subject to legal disclaimers.  
© NXP B.V. 2012. All rights reserved.  
Product data sheet  
Rev. 1 — 28 September 2012  
7 of 37  
1...45678910...37

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