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PCA9535APW,118 PDF预览

PCA9535APW,118

更新时间： 2024-01-02 00:25:39
品牌 Logo 应用领域
恩智浦 - NXP PC光电二极管外围集成电路
页数 文件大小 规格书
38页 2410K
描述
PCA9535A - Low-voltage 16-bit I²C-bus I/O port with interrupt TSSOP2 24-Pin

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PCA9535APW,118 技术参数

是否Rohs认证： 符合生命周期：Active
零件包装代码：TSSOP2包装说明：TSSOP, TSSOP24,.25
针数：24Reach Compliance Code：compliant
风险等级：1.51JESD-30 代码：R-PDSO-G24
长度：7.8 mm湿度敏感等级：1
位数：16I/O 线路数量：16
端口数量：2端子数量：24
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：TSSOP
封装等效代码：TSSOP24,.25封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH峰值回流温度（摄氏度）：NOT SPECIFIED
电源：1.8/5 V认证状态：Not Qualified
座面最大高度：1.1 mm子类别：Parallel IO Port
最大供电电压：5.5 V最小供电电压：1.65 V
标称供电电压：1.8 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子形式：GULL WING端子节距：0.65 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：4.4 mmuPs/uCs/外围集成电路类型：PARALLEL IO PORT, GENERAL PURPOSE
Base Number Matches：1

PCA9535APW,118 数据手册

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PCA9535A  
NXP Semiconductors  
Low-voltage 16-bit I2C-bus I/O port with interrupt  
6.2.4 Polarity inversion register pair (04h, 05h)  
The Polarity inversion registers (registers 4 and 5) allow polarity inversion of pins defined  
as inputs by the Configuration register. If a bit in these registers is set (written with ‘1’), the  
corresponding port pin’s polarity is inverted in the Input register. If a bit in this register is  
cleared (written with a ‘0’), the corresponding port pin’s polarity is retained. A register pair  
write is described in Section 7.1 and a register pair read is described in Section 7.2.  
Table 9.  
Bit  
Polarity inversion port 0 register (address 04h)  
7
N0.7  
0
6
N0.6  
0
5
N0.5  
0
4
N0.4  
0
3
N0.3  
0
2
N0.2  
0
1
N0.1  
0
0
N0.0  
0
Symbol  
Default  
Table 10. Polarity inversion port 1 register (address 05h)  
Bit  
7
N1.7  
0
6
N1.6  
0
5
N1.5  
0
4
N1.4  
0
3
N1.3  
0
2
N1.2  
0
1
N1.1  
0
0
N1.0  
0
Symbol  
Default  
6.2.5 Configuration register pair (06h, 07h)  
The Configuration registers (registers 6 and 7) configure the direction of the I/O pins. If a  
bit in these registers is set to 1, the corresponding port pin is enabled as a  
high-impedance input. If a bit in these registers is cleared to 0, the corresponding port pin  
is enabled as an output. A register pair write is described in Section 7.1 and a register pair  
read is described in Section 7.2.  
Table 11. Configuration port 0 register (address 06h)  
Bit  
7
C0.7  
1
6
C0.6  
1
5
C0.5  
1
4
C0.4  
1
3
C0.3  
1
2
C0.2  
1
1
C0.1  
1
0
C0.0  
1
Symbol  
Default  
Table 12. Configuration port 1 register (address 07h)  
Bit  
7
C1.7  
1
6
C1.6  
1
5
C1.5  
1
4
C1.4  
1
3
C1.3  
1
2
C1.2  
1
1
C1.1  
1
0
C1.0  
1
Symbol  
Default  
PCA9535A  
All information provided in this document is subject to legal disclaimers.  
© NXP B.V. 2012. All rights reserved.  
Product data sheet  
Rev. 1 — 11 September 2012  
7 of 38  
 
 
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