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PCA9535A

更新时间： 2024-02-21 12:13:17
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恩智浦 - NXP /
页数 文件大小 规格书
38页 2397K
描述
Low-voltage 16-bit I2C-bus I/O port with interrupt

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PCA9535A 技术参数

生命周期：Obsolete零件包装代码：QFN
包装说明：HVQCCN, LCC24/28,.14X.2,20针数：24
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.68
JESD-30 代码：R-PQCC-N24长度：5.5 mm
位数：16I/O 线路数量：16
端口数量：2端子数量：24
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：HVQCCN
封装等效代码：LCC24/28,.14X.2,20封装形状：RECTANGULAR
封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE电源：2.5/5 V
认证状态：Not Qualified座面最大高度：1 mm
子类别：Parallel IO Port最大供电电压：5.5 V
最小供电电压：2.3 V标称供电电压：3 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子形式：NO LEAD
端子节距：0.5 mm端子位置：QUAD
宽度：3.5 mmuPs/uCs/外围集成电路类型：PARALLEL IO PORT, GENERAL PURPOSE
Base Number Matches：1

PCA9535A 数据手册

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PCA9535A  
NXP Semiconductors  
Low-voltage 16-bit I2C-bus I/O port with interrupt  
6.2.2 Input port register pair (00h, 01h)  
The Input port registers (registers 0 and 1) reflect the incoming logic levels of the pins,  
regardless of whether the pin is defined as an input or an output by the Configuration  
register. The Input port registers are read only; writes to these registers have no effect.  
The default value ‘X’ is determined by the externally applied logic level. An Input port  
register read operation is performed as described in Section 7.2 “Reading the port  
registers”.  
Table 5.  
Bit  
Input port 0 register (address 00h)  
7
I0.7  
X
6
I0.6  
X
5
I0.5  
X
4
I0.4  
X
3
I0.3  
X
2
I0.2  
X
1
I0.1  
X
0
I0.0  
X
Symbol  
Default  
Table 6.  
Bit  
Input port 1 register (address 01h)  
7
I1.7  
X
6
I1.6  
X
5
I1.5  
X
4
I1.4  
X
3
I1.3  
X
2
I1.2  
X
1
I1.1  
X
0
I1.0  
X
Symbol  
Default  
6.2.3 Output port register pair (02h, 03h)  
The Output port registers (registers 2 and 3) show the outgoing logic levels of the pins  
defined as outputs by the Configuration register. Bit values in these registers have no  
effect on pins defined as inputs. In turn, reads from these registers reflect the value that  
was written to these registers, not the actual pin value. A register pair write is described in  
Section 7.1 and a register pair read is described in Section 7.2.  
Table 7.  
Bit  
Output port 0 register (address 02h)  
7
O0.7  
1
6
O0.6  
1
5
O0.5  
1
4
O0.4  
1
3
O0.3  
1
2
O0.2  
1
1
O0.1  
1
0
O0.0  
1
Symbol  
Default  
Table 8.  
Bit  
Output port 1 register (address 03h)  
7
O1.7  
1
6
O1.6  
1
5
O1.5  
1
4
O1.4  
1
3
O1.3  
1
2
O1.2  
1
1
O1.1  
1
0
O1.0  
1
Symbol  
Default  
PCA9535A  
All information provided in this document is subject to legal disclaimers.  
© NXP B.V. 2012. All rights reserved.  
Product data sheet  
Rev. 1 — 11 September 2012  
6 of 38  
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型号 品牌 描述 获取价格 数据表
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