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P4C1023-70CM

更新时间： 2025-07-15 03:44:07

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PYRAMID		/
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11页	336K
描述
LOW POWER 128K x 8 SINGLE CHIP ENABLE CMOS STATIC RAM

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P4C1023-70CM 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Active	零件包装代码：	DIP
包装说明：	DIP,	针数：	32
Reach Compliance Code：	compliant	ECCN代码：	3A001.A.2.C
HTS代码：	8542.32.00.41	风险等级：	5.68
最长访问时间：	70 ns	JESD-30 代码：	R-CDIP-T32
JESD-609代码：	e0	内存密度：	1048576 bit
内存集成电路类型：	STANDARD SRAM	内存宽度：	8
功能数量：	1	端子数量：	32
字数：	131072 words	字数代码：	128000
工作模式：	ASYNCHRONOUS	最高工作温度：	125 °C
最低工作温度：	-55 °C	组织：	128KX8
封装主体材料：	CERAMIC, METAL-SEALED COFIRED	封装代码：	DIP
封装形状：	RECTANGULAR	封装形式：	IN-LINE
并行/串行：	PARALLEL	峰值回流温度（摄氏度）：	NOT SPECIFIED
认证状态：	Not Qualified	座面最大高度：	5.8928 mm
最大供电电压 (Vsup)：	5.5 V	最小供电电压 (Vsup)：	4.5 V
标称供电电压 (Vsup)：	5 V	表面贴装：	NO
技术：	CMOS	温度等级：	MILITARY
端子面层：	TIN LEAD	端子形式：	THROUGH-HOLE
端子节距：	2.54 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	NOT SPECIFIED	宽度：	7.62 mm
Base Number Matches：	1

P4C1023-70CM 数据手册

P4C1023/P4C1023L

LOW POWER 128K x 8

SINGLE CHIP ENABLE

CMOS STATIC RAM

FEATURES

Common Data I/O

V_CCCurrent

Three-State Outputs

— Operating: 35mA

— CMOS Standby: 100µA

Access Times

Fully TTL Compatible Inputs and Outputs

Advanced CMOS Technology

Automatic Power Down

Packages

—55/70 ns

Single 5 Volts ±10% Power Supply

Easy Memory Expansion Using CE and OE

Inputs

—32-Pin 400 or 600 mil Ceramic DIP

—32-Pin Ceramic SOJ

DESCRIPTION

The P4C1023L is a 1 Megabit low power CMOS static

RAM organized as 128K x 8. The CMOS memory re-

quires no clocks or refreshing, and has equal access

and cycle times. Inputs are fully TTL-compatible. The

RAM operates from a single 5V±10% tolerance power

supply.

locations are specified on address pinsA₀toA₁₆. Read-

ing is accomplished by device selection (CE low) and

output enabling (OE) while write enable (WE) remains

HIGH. By presenting the address under these condi-

tions, the data in the addressed memory location is pre-

sented on the data input/output pins. The input/output

pins stay in the HIGH Z state when either CE is HIGH or

WE is LOW.

Access times of 55 ns and 70 ns are availale. CMOS is

utilized to reduce power consumption to a low level.

The P4C1023L is packaged in a 32-pin 400 or 600 mil

ceramic DIP and in a 32-pin ceramic SOJ.

The P4C1023L device provides asynchronous opera-

tion with matching access and cycle times. Memory

PIN CONFIGURATION

FUNCTIONAL BLOCK DIAGRAM

DIP (C10, C11), CERAMIC SOJ (CJ1)

TOP VIEW

Document # SRAM126 REV OR

Revised October 2005

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