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| 生命周期： | Obsolete | 包装说明： | SOP, |
| Reach Compliance Code： | unknown | HTS代码： | 8542.39.00.01 |
| 风险等级： | 5.82 | 模拟集成电路 - 其他类型： | PHASE LOCKED LOOP |
| JESD-30 代码： | R-PDSO-G8 | 长度： | 4.9 mm |
| 功能数量： | 1 | 端子数量： | 8 |
| 最高工作温度： | 70 °C | 最低工作温度： | |
| 封装主体材料： | PLASTIC/EPOXY | 封装代码： | SOP |
| 封装形状： | RECTANGULAR | 封装形式： | SMALL OUTLINE |
| 认证状态： | Not Qualified | 座面最大高度： | 1.75 mm |
| 最大供电电压 (Vsup)： | 9 V | 最小供电电压 (Vsup)： | 4.75 V |
| 标称供电电压 (Vsup)： | 5 V | 表面贴装： | YES |
| 技术： | BIPOLAR | 温度等级： | COMMERCIAL |
| 端子形式： | GULL WING | 端子节距： | 1.27 mm |
| 端子位置： | DUAL | 宽度： | 3.9 mm |
| Base Number Matches： | 1 |
| 型号 | 品牌 | 描述 | 获取价格 | 数据表 |
| NE567F | NXP | Tone decoder/phase-locked loop |
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| NE567F-A | PHILIPS | PLL/Frequency Synthesis Circuit, BIPolar, CDIP14 |
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| NE567FE | NXP | IC PHASE LOCKED LOOP, CDIP8, 0.300 INCH, CERDIP-8, PLL or Frequency Synthesis Circuit |
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| NE567FESIIA | PHILIPS | PLL/Frequency Synthesis Circuit, BIPolar, CDIP8 |
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| NE567FESIIB | PHILIPS | PLL/Frequency Synthesis Circuit, BIPolar, CDIP8 |
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| NE567N | NXP | Tone decoder/phase-locked loop |
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