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NANDxxxxNx
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Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
Signal descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
2.1
2.2
2.3
2.4
2.5
2.6
2.7
2.8
2.9
Flash memory inputs/outputs (I/O0-I/O7) . . . . . . . . . . . . . . . . . . . . . . . . . 25
Flash memory inputs/outputs (I/O8-I/O15) . . . . . . . . . . . . . . . . . . . . . . . . 25
Flash memory Address Latch Enable (AL) . . . . . . . . . . . . . . . . . . . . . . . . 25
Flash memory Command Latch Enable (CL) . . . . . . . . . . . . . . . . . . . . . . 25
Flash memory Chip Enable (EF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
Flash memory Read Enable (R) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Flash memory Write Enable (WF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Flash memory Write Protect (WP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Flash memory Ready/Busy (RB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
2.10 Flash memory VDDF supply voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
2.11 LPSDRAM Address inputs (A0-Ax) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
2.12 LPSDRAM Bank Select Address inputs (BA0-BA1) . . . . . . . . . . . . . . . . . 26
2.13 LPSDRAM Data inputs/outputs (DQ0-DQ31) . . . . . . . . . . . . . . . . . . . . . . 27
2.14 LPSDRAM Chip Select (ED) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
2.15 LPSDRAM Column Address Strobe (CAS) . . . . . . . . . . . . . . . . . . . . . . . 27
2.16 LPSDRAM Row Address Strobe (RAS) . . . . . . . . . . . . . . . . . . . . . . . . . . 27
2.17 LPSDRAM Write Enable (WD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
2.18 LPSDRAM Clock Input (K) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
2.19 LPSDRAM Clock Input (K) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
2.20 LPSDRAM Clock Enable (KE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
2.21 LPSDRAM lower/upper data input/output mask (DQM0 to DQM3) . . . . . 28
2.22 DQS0 to DQS3 input/outputs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
2.23 Lower/Upper Data Read/Write Strobe input/output (LDQS, UDQS) . . . . 28
2.24 LPSDRAM VDDD supply voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
2.25 LPSDRAM VDDQD supply voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
2.26 Ground . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
2.26.1 NANDxxxxNx devices delivered in TFBGA107/137/149 packages . . . . 29
2.26.2 NANDxxxxNx delivered in TFBGA128/152 and VFBGA160 packages . 29
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