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MU9C5640LF-70TZC

更新时间： 2024-01-18 06:51:58

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MUSIC		双倍数据速率静态存储器内存集成电路
页数	文件大小	规格书
22页	185K
描述
Content Addressable SRAM, 256X64, 70ns, CMOS, PQFP32

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技术参数
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MU9C5640LF-70TZC 技术参数

是否Rohs认证：	符合	生命周期：	Contact Manufacturer
包装说明：	QFP, QFP32,.35SQ,32	Reach Compliance Code：	unknown
风险等级：	5.8	最长访问时间：	70 ns
JESD-30 代码：	S-PQFP-G32	内存密度：	16384 bit
内存集成电路类型：	CONTENT ADDRESSABLE SRAM	内存宽度：	64
湿度敏感等级：	3	端子数量：	32
字数：	256 words	字数代码：	256
最高工作温度：	70 °C	最低工作温度：
组织：	256X64	封装主体材料：	PLASTIC/EPOXY
封装代码：	QFP	封装等效代码：	QFP32,.35SQ,32
封装形状：	SQUARE	封装形式：	FLATPACK
电源：	3.3 V	认证状态：	Not Qualified
最大待机电流：	0.002 A	子类别：	SRAMs
最大压摆率：	0.03 mA	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子形式：	GULL WING
端子节距：	0.8 mm	端子位置：	QUAD
Base Number Matches：	1

MU9C5640LF-70TZC 数据手册

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LIST-XL Family

Operational Characteristics

/CM

DQ15-0

DATA OUT

Figure 1: Read Cycle

/CM

DQ15–0

Figure 2: Write Cycle

COMPARAND WRITE

CYCL E

ASSOCIATED DATA

READ CYCLE

STATUS READ

CYCL E

/CM

DQ15–0

/MF, /MM

DATA

/MF AND /MM FLAGS UPDATED

Figure 3: Cycle-to-Cycle Timing Example

Cycle Type

Op-Code

on DQ Bus

Control Bus

/E /CM /W

Comments

Notes

Command read

Command write

Clear power-up anomalies

Target Control register for reset.

Causes Reset.

Target Control register for initial values.

Control register value.

Target Segment Count Control register

Set both Segment counters to write to Segment 1, 2, and 3, and

read from Segment 0.

TCO CT

0000H

TCO CT

8040H

TCO SC

3808H

Command write SPS M@HM

Set Data reads from Segment 0 of the Highest-Priority match

Table 5: Initialization Routine Example

Notes:

A software reset using a TCO CT followed by 0000H puts the device in a known state. Good programming practice dictates a software reset for

initialization to account for all possible conditions.

A typical LIST-XL control environment: 48 CAM bits, 16 RAM bits; Disable comparison masking; and Enable address increment. See Table 7 for

Control Register bit assignments.

Rev. 3.1

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