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MK2049-45SI

更新时间： 2024-01-30 15:05:42

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矽成 - ICSI		晶体外围集成电路光电二极管通信时钟
页数	文件大小	规格书
9页	184K
描述
3.3V Communications Clock PLL

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MK2049-45SI 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Obsolete	零件包装代码：	SOIC
包装说明：	SOIC-20	针数：	20
Reach Compliance Code：	not_compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.83
Is Samacsys：	N	JESD-30 代码：	R-PDSO-G20
JESD-609代码：	e0	长度：	12.8 mm
湿度敏感等级：	1	端子数量：	20
最高工作温度：	85 °C	最低工作温度：	-40 °C
最大输出时钟频率：	125 MHz	封装主体材料：	PLASTIC/EPOXY
封装代码：	SOP	封装等效代码：	SOP20,.4
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE
峰值回流温度（摄氏度）：	225	电源：	3.3 V
主时钟/晶体标称频率：	25.6 MHz	认证状态：	Not Qualified
座面最大高度：	2.65 mm	子类别：	Clock Generators
最大供电电压：	3.45 V	最小供电电压：	3.15 V
标称供电电压：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	INDUSTRIAL
端子面层：	Tin/Lead (Sn85Pb15)	端子形式：	GULL WING
端子节距：	1.27 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	NOT SPECIFIED	宽度：	7.5 mm
uPs/uCs/外围集成电路类型：	CLOCK GENERATOR, OTHER	Base Number Matches：	1

MK2049-45SI 数据手册

MK2049-45

3.3V Communications Clock PLL

Description

Features

The MK2049-45 is a dual Phase-Locked Loop (PLL)

device which can provide frequency synthesis and jitter

attenuation. The first PLL is VCXO based and uses a

pullable crystal to track signal wander and attenuate

input jitter. The second PLL is a translator for frequency

multiplication. Basic configuration is determined by a

Mode/Frequency Selection Table. Loop bandwidth and

damping factor are programmable via external loop

filter component selection.

• Packaged in 20 pin SOIC

• 3.3 V + 5% operation

• Meets the TR62411, ETS300 011, and GR-1244

specification for MTIE, Pull-in/Hold-in Range, Phase

Transients, and Jitter Generation for Stratum 3, 4,

and 4E

• Accepts multiple inputs: 8 kHz backplane clock, or 10

to 50 MHz

• Locks to 8 kHz + 100 ppm (External mode)

• Buffer Mode allows jitter attenuation of 10 - 50 MHz

Buffer Mode accepts a 10 to 50MHz input and will

provide a jitter attenuated output at 0.5 x ICLK, 1 x

ICLK or 2 x ICLK. In this mode the MK2049-45 is ideal

for filtering jitter from high frequency clocks.

input and x1 / x0.5 or x1 / x2 outputs

• Exact internal ratios enable zero ppm error

• Output rates include T1, E1, T3, E3, and OC3

submultiples

In External Mode, ICLK accepts an 8 kHz clock and will

produce output frequencies from a table of common

communciations clock rates, CLK and CLK/2. This

allows for the generation of clocks frequency-locked to

an 8 kHz backplane clock, simplifying clock

• Available in Pb (lead) free package

• See also the MK2049-34 and MK2049-36

synchronization in communications systems.

The MK2049-45 can be dynamically switched between

T1, E1, T3, E3 outputs with the same 24.576 MHz

crystal.

ICS can customize these devices for many other

different frequencies. Contact your ICS representative

for more details.

Block Diagram

C_S

C_L

C_LOptional Crystal Load Caps

R_SET

C_P

R_S

External Pullable Crystal

ISET

CAP2

CAP1 X1

Phase

Detector

Reference

Divider

Reference

Divider

Output

Divider

ICLK

VCXO

VCO

CLK

(used in buffer

mode only)

Charge

Pump

Divide

by 2

CLK/2

Feedback

Divider

Feedback

Divider (N)

Translator

PLL

VCXO

PLL

Divider Value

Look-up Table

FS3:0

MDS 2049-45 G

Revision 101904

Integrated Circuit Systems, Inc. ● 525 Race Street, San Jose, CA 95126 ● tel (408) 297-1201 ● www.icst.com

12 3 4 5 6 7...9

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型号	品牌	描述	获取价格	数据表
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