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MC145554DW PDF预览

MC145554DW

更新时间： 2024-01-31 18:03:19
品牌 Logo 应用领域
LANSDALE 电信集成电路光电二极管PC
页数 文件大小 规格书
18页 1225K
描述
PCM Codec-Filter

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MC145554DW 技术参数

生命周期：Active零件包装代码：DIP
包装说明：PLASTIC, DIP-16针数：16
Reach Compliance Code：unknown风险等级：5.68
Is Samacsys：N压伸定律：MU-LAW
滤波器：YESJESD-30 代码：R-PDIP-T16
长度：19.175 mm负电源额定电压：-5 V
功能数量：1端子数量：16
工作模式：ASYNCHRONOUS最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：DIP封装形状：RECTANGULAR
封装形式：IN-LINE认证状态：COMMERCIAL
座面最大高度：4.44 mm标称供电电压：5 V
表面贴装：NO技术：CMOS
电信集成电路类型：PCM CODEC温度等级：INDUSTRIAL
端子形式：THROUGH-HOLE端子节距：2.54 mm
端子位置：DUAL宽度：7.62 mm
Base Number Matches：1

MC145554DW 数据手册

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LANSDALE Semiconductor, Inc.  
ML145554, ML145557, ML145564, ML145567  
DIGITAL SWITCHING CHARACTERISTICS  
(V  
CC  
= 5 V 5%, V  
= – 5 V 5%, GNDA = 0 V, All Signals Referenced to GNDA; T = – 40 to + 85°C, C = 150 pF Unless Otherwise  
BB  
A
load  
Noted)  
Characteristic  
Symbol  
Min  
Typ  
Max  
Unit  
Master Clock Frequency  
MCLK or MCLK  
f
M
—
—
—
1.536  
1.544  
2.048  
—
—
—
MHz  
X
R
Minimum Pulse Width High or Low  
Minimum Pulse Width High or Low  
Minimum Pulse WIdth Low  
MCLK or MCLK  
t
w(M)  
100  
50  
50  
—
—
—
—
—
—
—
—
—
—
—
60  
50  
70  
60  
—
—
—
—
—
—
—
ns  
ns  
ns  
ns  
ns  
kHz  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
X
R
R
R
BCLK or BCLK  
t
w(B)  
X
FS or FS  
t
—
X
w(FL)  
Rise Time for all Digital Signals  
Fall Time for all Digital Signals  
Bit Clock Data Rate  
t
r
50  
t
f
—
50  
BCLK or BCLK  
f
B
128  
50  
20  
20  
80  
20  
20  
50  
20  
0
4096  
—
X
R
Setup Time from BCLK Low to MCLK High  
t
su(BRM)  
X
R
Setup Time from MCLK High to BCLK Low  
t
su(MFB)  
—
X
X
Hold Time from BCLK (BCLK ) Low to FS (FS ) High  
t
h(BF)  
—
X
R
X
R
Setup Time for FS (FS ) High to BCLK (BCLK ) Low for Long Frame  
t
su(FB)  
—
X
R
X
R
Delay Time from BCLK High to D Data Valid  
t
140  
140  
140  
140  
—
X
X
d(BD)  
Delay Time from BCLK High to TS Low  
t
X
X
d(BTS)  
Delay Time from the 8th BCLK Low of FS Low to D Output Disabled  
t
d(ZC)  
X
X
X
Delay Time to Valid Data from FS or BCLK , Whichever is Later  
t
X
X
d(ZF)  
su(DB)  
Setup Time from D Valid to BCLK Low  
t
R
X
Hold Time from BCLK Low to D Invalid  
t
h(BD)  
50  
50  
50  
50  
—
R
R
Setup Time from FS (FS ) High to BCLK (BCLK ) Low in Short Frame  
t
su(F)  
—
X
R
X
R
Hold Time from BCLK (BCLK ) Low to FS (FS ) Low in Short Frame  
t
h(F)  
—
X
R
X
R
Hold Time from 2nd Period of BCLK (BCLK ) Low to FS (FS ) Low in  
Long Frame  
t
h(BFI)  
—
X
R
X
R
Page 9 of 18  
www.lansdale.com  
Issue A  
1...6789101112...18

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型号 品牌 获取价格 描述 数据表
MC145554DWR2 MOTOROLA

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 		MU-LAW, PCM CODEC, PDSO16, PLASTIC, SOP-16
MC145554L MOTOROLA

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 		暂无描述
MC145554P LANSDALE

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 		PCM Codec-Filter
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 		PCM Codec, A-Law, 1-Func, CMOS, PDSO16, PLASTIC, SOP-16
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 		PCM Codec, A-Law, 1-Func, CMOS, PDSO16, PLASTIC, SOP-16
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