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MC10EL34DR2

更新时间： 2024-02-05 20:14:07
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安森美 - ONSEMI 时钟发生器
页数 文件大小 规格书
3页 98K
描述
±2,±4,±8 Clock Generation Chip

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MC10EL34DR2 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：SOIC
包装说明：SOP, SOP16,.25针数：16
Reach Compliance Code：compliantHTS代码：8542.39.00.01
风险等级：5.37其他特性：NECL MODE: VCC = 0V WITH VEE = -4.2V TO -5.7V
系列：10EL输入调节：DIFFERENTIAL
JESD-30 代码：R-PDSO-G16JESD-609代码：e3
长度：9.9 mm逻辑集成电路类型：LOW SKEW CLOCK DRIVER
湿度敏感等级：1功能数量：1
反相输出次数：端子数量：16
实输出次数：3最高工作温度：85 °C
最低工作温度：-40 °C输出特性：OPEN-EMITTER
封装主体材料：PLASTIC/EPOXY封装代码：SOP
封装等效代码：SOP16,.25封装形状：RECTANGULAR
封装形式：SMALL OUTLINE峰值回流温度（摄氏度）：260
电源：+-5 VProp。Delay @ Nom-Sup：1.21 ns
传播延迟（tpd）：1.2 ns认证状态：Not Qualified
Same Edge Skew-Max（tskwd）：0.05 ns座面最大高度：1.75 mm
子类别：Clock Drivers最大供电电压 (Vsup)：5.7 V
最小供电电压 (Vsup)：4.2 V标称供电电压 (Vsup)：5 V
表面贴装：YES技术：ECL
温度等级：INDUSTRIAL端子面层：Tin (Sn)
端子形式：GULL WING端子节距：1.27 mm
端子位置：DUAL处于峰值回流温度下的最长时间：40
宽度：3.9 mm最小 fmax：1100 MHz
Base Number Matches：1

MC10EL34DR2 数据手册

 浏览型号MC10EL34DR2的Datasheet PDF文件第2页浏览型号MC10EL34DR2的Datasheet PDF文件第3页 
SEMICONDUCTOR TECHNICAL DATA  
÷ ÷ ÷  
The MC10/100EL34 is a low skew ÷2, ÷4, ÷8 clock generation chip  
designed explicitly for low skew clock generation applications. The  
internal dividers are synchronous to each other, therefore, the common  
output edges are all precisely aligned. The device can be driven by either  
a differential or single-ended ECL or, if positive power supplies are used,  
PECL input signal. In addition, by using the V  
source can be AC coupled into the device (see Interfacing section of the  
ECLinPS Data Book DL140/D). If a single-ended input is to be used, the  
output, a sinusoidal  
BB  
16  
V
output should be connected to the CLK input and bypassed to ground  
BB  
via a 0.01µF capacitor. The V  
1
output is designed to act as the switching  
BB  
reference for the input of the EL34 under single-ended input conditions,  
as a result, this pin can only source/sink up to 0.5mA of current.  
D SUFFIX  
PLASTIC SOIC PACKAGE  
CASE 751B-05  
The common enable (EN) is synchronous so that the internal dividers  
will only be enabled/disabled when the internal clock is already in the  
LOW state. This avoids any chance of generating a runt clock pulse on  
the internal clock when the device is enabled/disabled as can happen  
with an asynchronous control. An internal runt pulse could lead to losing  
synchronization between the internal divider stages. The internal enable  
flip-flop is clocked on the falling edge of the input clock, therefore, all  
associated specification limits are referenced to the negative edge of the  
clock input.  
Upon startup, the internal flip-flops will attain a random state; the  
master reset (MR) input allows for the synchronization of the internal  
dividers, as well as multiple EL34s in a system.  
PIN DESCRIPTION  
FUNCTION  
PIN  
CLK  
EN  
MR  
Diff Clock Inputs  
Sync Enable  
Master Reset  
Reference Output  
Diff ÷2 Outputs  
Diff ÷4 Outputs  
Diff ÷8 Outputs  
• 50ps Output-to-Output Skew  
• Synchronous Enable/Disable  
• Master Reset for Synchronization  
• 75kΩ Internal Input Pulldown Resistors  
• >1000V ESD Protection  
V
BB  
Q
Q
Q
0
1
2
FUNCTION TABLE  
LOGIC DIAGRAM AND PINOUT ASSIGNMENT  
CLK  
Z
EN  
L
MR FUNCTION  
V
EN  
15  
NC  
14  
CLK CLK  
V
MR  
10  
V
CC  
BB  
EE  
L
L
Divide  
16  
13  
12  
11  
9
ZZ  
X
H
Hold Q  
0–3  
D
Q
X
H
Reset Q  
0–3  
R
Z = Low-to-High Transition  
ZZ = High-to-Low Transition  
÷2  
÷4  
÷8  
Q
R
Q
R
Q
R
1
2
3
4
5
6
7
8
Q0  
Q0  
V
Q1  
Q1  
V
Q2  
Q2  
CC  
CC  
12/93  
Motorola, Inc. 1996  
REV 2  
123

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MC10EL34DR2 替代型号

型号 品牌 替代类型 描述 数据表
MC10EL34DR2G ONSEMI

完全替代

 5V ECL ±2, ±4, ±8 Clock Generation Chip

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