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Datasheet > 电信电路 > ATM/SONET/SDH 集成电路> MAX3832UCB
MAX3832UCB PDF预览

MAX3832UCB

更新时间： 2024-01-16 05:03:06
品牌 Logo 应用领域
美信 - MAXIM 时钟发生器
页数 文件大小 规格书
16页 285K
描述
+3.3V, 2.5Gbps, SDH/SONET, 4-Channel Interconnect Mux/Demux ICs with Clock Generator

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MAX3832UCB 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：QFP包装说明：HTFQFP,
针数：64Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：5.9
JESD-30 代码：S-PQFP-G64JESD-609代码：e0
长度：10 mm湿度敏感等级：3
功能数量：1端子数量：64
最高工作温度：85 °C最低工作温度：
封装主体材料：PLASTIC/EPOXY封装代码：HTFQFP
封装形状：SQUARE封装形式：FLATPACK, HEAT SINK/SLUG, THIN PROFILE, FINE PITCH
峰值回流温度（摄氏度）：245认证状态：Not Qualified
座面最大高度：1.2 mm标称供电电压：3.3 V
表面贴装：YES电信集成电路类型：ATM/SONET/SDH MUX/DEMUX
温度等级：OTHER端子面层：TIN LEAD
端子形式：GULL WING端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：10 mmBase Number Matches：1

MAX3832UCB 数据手册

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+3.3V, 2.5Gbps, SDH/SONET, 4-Channel  
Interconnect Mux/Demux ICs with Clock Generator  
Pin Description  
PIN  
NAMꢀ  
FUNCTION  
1, 16, 2ꢀ, 28,  
29, 32, 43, 48,  
49, 60, 63  
GND  
Supply Ground  
2, ꢀ, 10, 13,  
1±, 24, 38, ꢀꢀ,  
ꢀ9, 64  
V
CC  
+3.3V Supply Voltage  
3
4
SDO-  
Negative CML Serial-Data Output, 2.488Gbps  
Positive CML Serial-Data Output, 2.488Gbps  
SDO+  
Line Loopbacꢁ Enable. When this TTL input is forced low, the CML serial-data inputs (SDI±)  
route directly to the CML serial-data outputs (SDO±). No other inputs or outputs are affected.  
An internal 1ꢀꢁΩ pull-up resistor pulls LBEN high for normal operation. See Test Loopbacks.  
6
LBEN  
TEST  
Self-Test Enable. When this TTL input is forced low, the built-in pattern generator generates  
a standard OC-12 SONET-liꢁe frame of 12 A1s, 12 A2s, and 9696 bytes of 2± - 1 pseudo-  
random bits. This also enables an internal serial-system-loopbacꢁ path. The CML inputs  
(SDI± and the SCLK±) and the LVDS inputs are ignored in this mode. An internal 1ꢀꢁΩ pull-  
up resistor pulls TEST high for normal operation.  
±
8
SDI+  
SDI-  
Positive CML Serial-Data Input, 2.488Gbps  
9
Negative CML Serial-Data Input, 2.488Gbps  
11  
12  
14  
1ꢀ  
SCLKI+  
SCLKI-  
PCLKO-  
PCLKO+  
N.C.  
Positive CML Serial-Clocꢁ Input, 2.488GHz  
Negative CML Serial-Clocꢁ Input, 2.488GHz  
Negative LVDS Parallel-Clocꢁ Output, 622.08MHz (MAX3831); 1ꢀꢀ.ꢀ2MHz (MAX3832)  
Positive LVDS Parallel-Clocꢁ Output, 622.08MHz (MAX3831); 1ꢀꢀ.ꢀ2MHz (MAX3832)  
No Connection  
–
18 23, 26, 2±  
Frame Reset. When this TTL input is forced low, the frame detector and pattern generator  
are reset. The LOF output is also asserted low. An internal 1ꢀꢁΩ pull-up resistor pulls  
RSETFR high for normal operation.  
30  
RSETFR  
31  
33  
TTL Loss-of-Frame Output. Asserts low in a loss-of-frame condition.  
LOF  
TRIEN  
3-State Enable. When this TTL input is forced low, all TTL and LVDS outputs go into a high-  
impedance state. An internal 1ꢀꢁΩ pull-up resistor pulls TRIEN high for normal operation.  
34, 36, 39, 41  
PDO4- to PDO1-  
Negative LVDS Parallel-Data Output, 622Mbps  
Positive LVDS Parallel-Data Output, 622Mbps  
Negative LVDS Parallel-Data Input, 622Mbps  
Positive LVDS Parallel-Data Input, 622Mbps  
3ꢀ, 3±, 40, 42 PDO4+ to PDO1+  
44, 46, ꢀ0, ꢀ2  
4ꢀ, 4±, ꢀ1, ꢀ3  
PDI4- to PDI1-  
PDI4+ to PDI1+  
Parallel System Loopbacꢁ Enable. When this TTL input is forced low, the LVDS parallel  
inputs route through the elastic store to the LVDS parallel outputs. This bypasses the high-  
speed mux and demux. An internal 1ꢀꢁΩ pull-up resistor pulls PLBEN high for normal oper-  
ation.  
ꢀ4  
PLBEN  
ꢀ6  
ꢀ±  
RCLKI-  
Negative LVDS Reference Clocꢁ Input, 1ꢀꢀ.ꢀ2MHz  
Positive LVDS Reference Clocꢁ Input, 1ꢀꢀ.ꢀ2MHz  
RCLKI+  
6
_______________________________________________________________________________________  
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与MAX3832UCB相关器件

型号 品牌 描述 获取价格 数据表
MAX3832UCB-T MAXIM Mux/Demux, 1-Func, PQFP64, 10 X 10 MM, 1 MM HEIGHT, MO-136AJ, TQFP-64

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