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MAX1798AETP+

更新时间： 2024-01-01 10:01:24
品牌 Logo 应用领域
美信 - MAXIM 过程控制系统PCS蜂窝
页数 文件大小 规格书
19页 268K
描述
CDMA Cellular/PCS System Power Supplies

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MAX1798AETP+ 技术参数

是否无铅：含铅是否Rohs认证：不符合
生命周期：Obsolete零件包装代码：TSSOP
包装说明：4.40 MM, MO-153, TSSOP-20针数：20
Reach Compliance Code：not_compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.73
Is Samacsys：N最大回动电压 1：0.125 V
最大回动电压 2：0.1 VJESD-30 代码：R-PDSO-G20
JESD-609代码：e0长度：6.5 mm
湿度敏感等级：1功能数量：1
输出次数：5端子数量：20
工作温度TJ-Max：150 °C最大输出电流 1：0.3 A
最大输出电流 2：0.15 A最大输出电压 1：3.3 V
最小输出电压 1：1.8 V最大输出电压 2：3.3 V
最小输出电压 2：1.8 V封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH峰值回流温度（摄氏度）：240
认证状态：Not Qualified调节器类型：ADJUSTABLE POSITIVE MULTIPLE OUTPUT LDO REGULATOR
座面最大高度：1.1 mm表面贴装：YES
端子面层：Tin/Lead (Sn85Pb15)端子形式：GULL WING
端子节距：0.65 mm端子位置：DUAL
处于峰值回流温度下的最长时间：20宽度：4.4 mm
Base Number Matches：1

MAX1798AETP+ 数据手册

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CDMA Cellular/PCS System  
Power Supplies  
ELECTRICAL CHARACTERISTICS (continued)  
(V  
= V  
= V  
= V  
= V  
= V  
= V  
= 3.6V; ON = GND = PGND = 0; RSO, ONO, DR1, DR2 =  
OFF  
IN1  
IN2/3  
IN4/5  
SCLK (SCK)  
DIN (SDA)  
CS (AS)  
open; BP bypassed with 0.01µF, OUT1 bypassed with 4.7µF; OUT2, OUT3, OUT4, OUT5 bypassed with 2.2µF; OUT1–5 set to 2.98V,  
T
A
= 0°C to +85°C, unless otherwise noted. Typical values are at T = +25°C.)  
A
PARAMETER  
SYMBOL  
CONDITIONS  
MIN  
TYP  
MAX UNITS  
I2C (SMB) TIMING (MAX1799/MAX1799A)  
Clock Frequency  
400  
kHz  
µs  
SCK  
Bus-Free Time Between START  
and STOP  
t
1.3  
0.6  
BUF  
Hold Time Repeated START  
Condition  
t
t
µs  
HD_STA  
SCK Low Period  
SCK High Period  
t
1.3  
0.6  
µs  
µs  
LOW  
t
HIGH  
Setup Time Repeated START  
Condition  
0.6  
µs  
SU_STA  
HD_DAT  
Data Hold Time  
Data Setup Time  
t
0
µs  
ns  
t
100  
SU_DAT  
Maximum Pulse Width of Spikes  
that Must Be Suppressed by the  
Input Filter of Both SDA and  
SCK Signals  
t
50  
ns  
µs  
SP  
Setup Time for STOP Condition  
t
0.6  
SU_STO  
SPI TIMING (MAX1798/MAX1798A)  
SCLK Clock Frequency  
SCLK Low Period  
f
2
MHz  
ns  
SCLK  
t
cl  
125  
125  
0
SCLK High Period  
t
ns  
ch  
HD_DAT  
Data Hold Time  
Data Setup Time  
t
ns  
t
125  
ns  
SU_DAT  
CS Assertion to SCLK Rising  
Edge Setup Time  
t
200  
200  
200  
ns  
ns  
ns  
CSS  
CS Deassertion to SCLK Rising  
Edge Setup Time  
t
CS1  
SCLK Rising Edge to CS  
Deassertion  
t
CSH  
SCLK Rising Edge to CS  
Assertion  
8/MX179A  
t
t
200  
300  
ns  
ns  
CSO  
CS High Period  
CSW  
4
_______________________________________________________________________________________  
1234567...19

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