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MAX1218ECQ-TD

更新时间： 2024-02-07 17:37:59
品牌 Logo 应用领域
美信 - MAXIM 转换器
页数 文件大小 规格书
21页 565K
描述
ADC, Proprietary Method, 12-Bit, 1 Func, 2 Channel, Parallel, Word Access, 14 X 14 MM, 1 MM HEIGHT, EXPOSED PAD, TQFP-100

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MAX1218ECQ-TD 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：QFP包装说明：HTFQFP, QFP100,.63SQ,20
针数：100Reach Compliance Code：not_compliant
ECCN代码：3A991.C.2HTS代码：8542.39.00.01
风险等级：5.92最大模拟输入电压：1.625 V
最小模拟输入电压：1.375 V转换器类型：ADC, PROPRIETARY METHOD
JESD-30 代码：S-XQFP-G100JESD-609代码：e0
长度：14 mm最大线性误差 (EL)：0.0488%
湿度敏感等级：3模拟输入通道数量：2
位数：12功能数量：1
端子数量：100最高工作温度：85 °C
最低工作温度：-40 °C输出位码：OFFSET BINARY, 2'S COMPLEMENT BINARY
输出格式：PARALLEL, WORD封装主体材料：UNSPECIFIED
封装代码：HTFQFP封装等效代码：QFP100,.63SQ,20
封装形状：SQUARE封装形式：FLATPACK, HEAT SINK/SLUG, THIN PROFILE, FINE PITCH
峰值回流温度（摄氏度）：240电源：1.8 V
认证状态：Not Qualified采样速率：170 MHz
采样并保持/跟踪并保持：TRACK座面最大高度：1.2 mm
子类别：Analog to Digital Converters标称供电电压：1.8 V
表面贴装：YES温度等级：INDUSTRIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：GULL WING
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：14 mm
Base Number Matches：1

MAX1218ECQ-TD 数据手册

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1.8V, Dual, 12-Bit, 170Msps ADC for  
Broadband Applications  
DC ELECTRICAL CHARACTERISTICS (continued)  
(AV  
= OV  
= +1.8V, AGND = OGND = 0, f  
= 170MHz, differential input and differential sine-wave clock signal, 0.1µF  
SAMPLE  
CC  
CC  
capacitors on REFA and REFB, internal reference, digital output differential R = 100Ω, T = -40°C to +85°C, unless otherwise noted.  
Typical values are at T = +25°C.) (Note 1)  
L
A
A
PARAMETER  
SYMBOL  
CONDITIONS  
MIN  
TYP  
MAX  
UNITS  
CHANNEL CROSSTALK AND CHANNEL MATCHING SPECIFICATIONS  
Channel Isolation  
f
= 200MHz, A = -1dBFS  
90  
dB  
IN  
IN  
LVCMOS LOGIC INPUTS (CLKDIV, T/BA, T/BB)  
0.8 x  
Input High Voltage  
V
V
IH  
OV  
CC  
0.2 x  
Input Low Voltage  
Input Capacitance  
V
V
IL  
OV  
CC  
2
pF  
LVDS DIGITAL OUTPUTS (DA0P/N–DA11P/N, DB0P/N–DB11P/N, ORAP/N, ORBP/N, DCOP/N)  
Differential Output Voltage  
Output Offset Voltage  
|V  
OD  
V
OS  
|
225  
490  
mV  
V
1.125  
1.310  
OUTPUT TIMING CHARACTERISTICS  
CLK to Data Propagation Delay  
t
Figure 5 (Note 3)  
Figure 5 (Note 3)  
(Note 3)  
1.6  
4.2  
3.2  
350  
350  
ns  
ns  
ns  
ns  
ns  
PDL  
CLK to DCO Propagation Delay  
DCO to Data Propagation Delay  
LVDS Output Rise Time  
t
CPDL  
t
- t  
2.7  
3.7  
PDL CPDL  
t
20% to 80%, C = 5pF  
L
RL  
LVDS Output Fall Time  
t
20% to 80%, C = 5pF  
L
FL  
Clock  
Cycles  
Output Data Pipeline Delay  
t
Figure 5  
11  
LATENCY  
POWER REQUIREMENTS  
Analog Supply Voltage Range  
Output Supply Voltage Range  
Analog Supply Current  
AV  
1.71  
1.71  
1.8  
1.8  
650  
120  
1.4  
2.9  
1.89  
1.89  
750  
160  
1.64  
V
V
CC  
OV  
CC  
AVCC  
OVCC  
I
f
f
f
= 10MHz  
mA  
mA  
W
IN  
IN  
IN  
Output Supply Current  
I
= 10MHz  
Analog Power Dissipation  
Power-Supply Rejection Ratio  
P
= 10MHz  
DISS  
PSRR  
T
= +25°C (Note 5)  
mV/V  
A
Note 1: Values at T = +25°C to +85°C are guaranteed by production test. Values at T < +25°C are guaranteed by design and  
A
A
characterization.  
Note 2: Static linearity and offset parameters are computed from a best-fit straight line through the code transition points.  
The full-scale range (FSR) is defined as 4095 x slope of the line.  
Note 3: Parameter guaranteed by design and characterization; T = -40°C to +85°C.  
A
Note 4: ENOB and SINAD are computed from a curve fit.  
Note 5: PSRR is measured with the analog and output supplies connected to the same potential.  
4
_______________________________________________________________________________________  
1234567...21

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