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M66220FP

更新时间： 2024-02-06 03:36:58
品牌 Logo 应用领域
三菱 - MITSUBISHI /
页数 文件大小 规格书
11页 140K
描述
256 x 8-BIT MAIL-BOX

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M66220FP 技术参数

生命周期：Obsolete零件包装代码：DIP
包装说明：SDIP, SDIP42,.6针数：42
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.32.00.41风险等级：5.66
Is Samacsys：N最长访问时间：70 ns
I/O 类型：COMMONJESD-30 代码：R-PDIP-T42
长度：36.7 mm内存密度：2048 bit
内存集成电路类型：MULTI-PORT SRAM内存宽度：8
功能数量：1端口数量：2
端子数量：42字数：256 words
字数代码：256工作模式：ASYNCHRONOUS
最高工作温度：70 °C最低工作温度：
组织：256X8输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：SDIP
封装等效代码：SDIP42,.6封装形状：RECTANGULAR
封装形式：IN-LINE, SHRINK PITCH并行/串行：PARALLEL
电源：5 V认证状态：Not Qualified
座面最大高度：5.5 mm子类别：SRAMs
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：4.5 V
标称供电电压 (Vsup)：5 V表面贴装：NO
技术：CMOS温度等级：COMMERCIAL
端子形式：THROUGH-HOLE端子节距：1.778 mm
端子位置：DUAL宽度：13 mm
Base Number Matches：1

M66220FP 数据手册

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MITSUBISHIDIGITALASSP
M66220SP/FP  
256 × 8-BIT MAIL-BOX  
DESCRIPTION  
PIN CONFIGURATION (Top view)  
The M66220 is a mail box that incorporates a complete CMOS shared  
memory cell of 256 × 8-bit configuration using high-performance silicon  
gate CMOS process technology, and is equipped with two access  
ports of A and B.  
CHIP SELECT  
INPUT  
→
→
←
→
→
→
→
→
→
→
→
→
↔
↔
↔
↔
↔
↔
↔
↔
1
2
42  
41  
40  
39  
38  
37  
36  
35  
34  
33  
32  
31  
30  
29  
28  
27  
26  
25  
24  
23  
22  
VCC  
CSA  
CHIP SELECT  
INPUT  
WRITE ENABLE  
INPUT  
NOT READY  
OUTPUT  
OUTPUT ENABLE  
INPUT  
WRITE ENABLE  
←
←
→
←
←
←
←
←
←
←
←
←
↔
↔
↔
↔
↔
↔
↔
↔
WEA  
CSB  
INPUT  
NOT READY  
OUTPUT  
Not Ready A  
3
WEB  
Access ports A and B are equipped with independent addresses CS,  
WE and OE control pins and I/O pins to allow independent and  
asynchronous read/write operations from/to shared memory  
individually. This product also incorporates a port adjustment  
arbitration function in address contention from both ports.  
OUTPUT ENABLE  
INPUT  
OEA  
4
Not Ready B  
A
A
A
A
A
A
A
A
0A  
1A  
2A  
3A  
4A  
5A  
6A  
7A  
0A  
1A  
2A  
3A  
4A  
5A  
6A  
7A  
5
OEB  
6
A
A
A
A
A
A
A
A
0B  
1B  
2B  
3B  
4B  
5B  
6B  
7B  
7
A PORT  
ADDRESS  
INPUT  
8
FEATURES  
B PORT  
ADDRESS  
INPUT  
• Memory configuration of 256 × 8 bits  
• High-speed access, address access time 40ns (typ.)  
• Complete asynchronous accessibility from ports A and B  
• Completely static operation  
9
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
• Built-in port arbitration function  
I/O  
I/O  
I/O  
I/O  
I/O  
I/O  
I/O  
I/O  
• Low power dissipation CMOS design  
• 5V single power supply  
I/O  
I/O  
I/O  
I/O  
I/O  
I/O  
I/O  
I/O  
7
6
5
4
3
2
1
0
B
B
B
B
B
B
B
B
• Not Ready output pin is provided (open drain output)  
• TTL direct-coupled I/O  
A PORT  
DATA I/O  
• 3-state output for I/O pins  
B PORT  
DATA I/O  
APPLICATION  
Inter-MPU data transfer memory, buffer memory for image processing  
system.  
GND  
42P4B  
42P2R-A  
Outline  
BLOCK DIAGRAM  
VCC  
42  
NOT READY  
NOT READY  
Not Ready A 3  
39 Not Ready B OUTPUT  
OUTPUT  
WRITE  
WRITE  
40 WEB  
ENABLE INPUT WEA 2  
ENABLE INPUT  
CONTROL  
CIRCUIT  
ARBITRATION  
CIRCUIT  
CONTROL  
CIRCUIT  
CHIP  
CHIP  
CSA 1  
SELECT INPUT  
41 CSB  
SELECT INPUT  
OUTPUT  
ENABLE INPUT  
OUTPUT  
ENABLE INPUT  
OEA 4  
38 OEB  
I/O  
I/O  
I/O  
I/O  
I/O  
I/O  
I/O  
I/O  
0
1
2
3
4
5
6
7
A 13  
A 14  
A 15  
A 16  
A 17  
A 18  
A 19  
A 20  
22 I/O  
23 I/O  
24 I/O  
25 I/O  
26 I/O  
27 I/O  
28 I/O  
29 I/O  
0
1
2
3
4
5
6
7
B
B
B
B
B
B
B
B
A
0
A
A
A
0
B
OEA  
WEA  
WEB  
OEB  
A
7
A
7
B
A PORT DATA I/O  
B PORT DATA I/O  
8
8
8
8
I/O BUFFER  
I/O BUFFER  
A
A
A
A
A
A
A
A
0
1
2
3
4
5
6
7
A 5  
A 6  
A 7  
A 8  
A 9  
A 10  
A 11  
A 12  
37 A  
36 A  
35 A  
34 A  
33 A  
32 A  
31 A  
30 A  
0B  
1B  
2B  
3B  
4B  
5B  
6B  
7B  
MEMORY ARRAY OF  
256-WORD × 8-BIT  
CONFIGURATION  
A PORT  
ADDRESS INPUT  
B PORT  
ADDRESS INPUT  
ROW/COLUMN  
DECODER  
ROW/COLUMN  
DECODER  
21  
GND  
1
1234567...11

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型号 品牌 描述 获取价格 数据表
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