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ISPGAL22LV10-5LK

更新时间： 2024-02-04 10:36:25
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其他 - ETC 可编程逻辑器件
页数 文件大小 规格书
14页 254K
描述
Electrically-Erasable PLD

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ISPGAL22LV10-5LK 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：SSOP包装说明：SSOP,
针数：28Reach Compliance Code：compliant
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：5.91最大时钟频率：143 MHz
JESD-30 代码：R-PDSO-G28JESD-609代码：e0
长度：10.2 mm专用输入次数：11
I/O 线路数量：10端子数量：28
最高工作温度：85 °C最低工作温度：-40 °C
组织：11 DEDICATED INPUTS, 10 I/O输出函数：MACROCELL
封装主体材料：PLASTIC/EPOXY封装代码：SSOP
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, SHRINK PITCH
峰值回流温度（摄氏度）：225可编程逻辑类型：EE PLD
传播延迟：5 ns认证状态：Not Qualified
座面最大高度：2 mm最大供电电压：3.6 V
最小供电电压：3 V标称供电电压：3.3 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：TIN LEAD
端子形式：GULL WING端子节距：0.65 mm
端子位置：DUAL处于峰值回流温度下的最长时间：30
宽度：5.3 mmBase Number Matches：1

ISPGAL22LV10-5LK 数据手册

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ispGAL®22LV10  
In-System Programmable Low Voltage  
E2CMOS® PLD Generic Array Logic™  
Features  
Functional Block Diagram  
• IN-SYSTEM PROGRAMMABLE  
— IEEE 1149.1 Standard TAP Controller Port  
Programming  
RESET  
I/CLK  
8
OLMC  
I/O/Q  
— 4-Wire Serial Programming Interface  
— Minimum 10,000 Program/Erase Cycles  
I
10  
OLMC  
I/O/Q  
• HIGH PERFORMANCE E2CMOS® TECHNOLOGY  
— 4 ns Maximum Propagation Delay  
— Fmax = 250 MHz  
I
12  
I
OLMC  
I/O/Q  
— 3 ns Maximum from Clock Input to Data Output  
— UltraMOS® Advanced CMOS Technology  
14  
I
• 3.3V LOW VOLTAGE 22V10 ARCHITECTURE  
— JEDEC-Compatible 3.3V Interface Standard  
— 5V Tolerant Inputs and I/O  
OLMC  
I/O/Q  
I
16  
— I/O Interfaces with Standard 5V TTL Devices  
OLMC  
I/O/Q  
• ACTIVE PULL-UPS ON ALL LOGIC INPUT AND I/O PINS  
I
16  
OLMC  
• COMPATIBLE WITH STANDARD 22LV10/22V10 DEVICES  
— Function/Fuse-Map Compatible with 22LV10/22V10  
Devices  
I/O/Q  
I
14  
OLMC  
I/O/Q  
— Parametric Compatible with 22LV10  
I
• E2 CELL TECHNOLOGY  
12  
— In-System Programmable Logic  
— 100% Tested/100% Yields  
— High Speed Electrical Erasure (<100ms)  
— 20 Year Data Retention  
OLMC  
I
I
I
I/O/Q  
I/O/Q  
I/O/Q  
10  
OLMC  
OLMC  
• APPLICATIONS INCLUDE:  
— DMA Control  
— State Machine Control  
— High Speed Graphics Processing  
— Software-Driven Hardware Configuration  
8
TDO  
TDI  
TMS  
TCK  
PROGRAMMING  
LOGIC  
PRESET  
• ELECTRONIC SIGNATURE FOR IDENTIFICATION  
Pin Configuration  
Description  
PLCC  
The ispGAL22LV10 is manufactured using Lattice Semiconductor's  
advanced 3.3V E2CMOS process, which combines CMOS with  
Electrically Erasable (E2) floating gate technology. The  
ispGAL22LV10 can interface with both 3.3V and 5V signal levels.  
SSOP  
4
2
28  
26  
1
7
28  
22  
Vcc  
TCK  
5
7
25  
23  
I
I
I
I/O/Q  
I/O/Q  
I/O/Q  
I/CLK  
I/O/Q  
The ispGAL22LV10 is fully function/fuse map compatible with the  
GAL®22LV10 and GAL22V10. Further, the ispGAL22LV10 is para-  
metric compatible with the GAL22LV10. The ispGAL22LV10 also  
shares the same 28-pin PLCC package pin-out as the GAL22LV10.  
I
I/O/Q  
I/O/Q  
I/O/Q  
I/O/Q  
TDO  
I/O/Q  
I/O/Q  
I/O/Q  
I/O/Q  
I/O/Q  
I
I
I
ispGAL  
22LV10  
ispGAL22LV10  
Top View  
I
TMS  
TDO  
I/O/Q  
I/O/Q  
I/O/Q  
I
TMS  
I
I
I
9
21  
19  
I
Top View  
Unique test circuitry and reprogrammable cells allow completeAC,  
DC, and functional testing during manufacture. As a result, Lat-  
tice Semiconductor delivers 100% field programmability and func-  
tionality of all GAL products. In addition, 10,000 erase/write cycles  
and data retention in excess of 20 years are specified.  
I
I
I
I
11  
12  
14  
16  
18  
14  
15  
TDI  
GND  
Copyright © 1999 Lattice Semiconductor Corp. All brand or product names are trademarks or registered trademarks of their respective holders. The specifications and information herein are subject  
to change without notice.  
LATTICE SEMICONDUCTOR CORP., 5555 Northeast Moore Ct., Hillsboro, Oregon 97124, U.S.A.  
Tel. (503) 681-0118; 1-888-ISP-PLDS; FAX (503) 681-3037; http://www.latticesemi.com  
December 1999  
isp22lv_06  
1
1234567...14

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型号 品牌 获取价格 描述 数据表
ISPGAL22LV10-5LKI LATTICE

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 		EE PLD, 5ns, CMOS, PDSO28, SSOP-28
ISPGAL22LV10-7LJ ETC

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 		Electrically-Erasable PLD
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