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ISL8126IRZ

更新时间: 2024-01-12 01:35:54
品牌 Logo 应用领域
英特矽尔 - INTERSIL 驱动器控制器
页数 文件大小 规格书
39页 1291K
描述
Dual/n-Phase Buck PWM Controller with Integrated Drivers

ISL8126IRZ 技术参数

生命周期:Unknown零件包装代码:QFN
包装说明:HVQCCN, LCC32,.2SQ,20针数:32
Reach Compliance Code:compliantECCN代码:EAR99
HTS代码:8542.39.00.01Factory Lead Time:9 weeks
风险等级:5.66其他特性:ALSO OPERATES AS LDO REGULATOR
模拟集成电路 - 其他类型:DUAL SWITCHING CONTROLLER控制模式:VOLTAGE-MODE
控制技术:PULSE WIDTH MODULATION最大输入电压:26.5 V
最小输入电压:3 V标称输入电压:3.3 V
JESD-30 代码:S-PQCC-N32JESD-609代码:e3
长度:5 mm湿度敏感等级:3
功能数量:1端子数量:32
最高工作温度:85 °C最低工作温度:-40 °C
封装主体材料:PLASTIC/EPOXY封装代码:HVQCCN
封装等效代码:LCC32,.2SQ,20封装形状:SQUARE
封装形式:CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE峰值回流温度(摄氏度):NOT SPECIFIED
认证状态:Not Qualified座面最大高度:1 mm
子类别:Switching Regulator or Controllers表面贴装:YES
切换器配置:PHASE-SHIFT最大切换频率:1500 kHz
温度等级:INDUSTRIAL端子面层:Matte Tin (Sn) - annealed
端子形式:NO LEAD端子节距:0.5 mm
端子位置:QUAD处于峰值回流温度下的最长时间:NOT SPECIFIED
宽度:5 mmBase Number Matches:1

ISL8126IRZ 数据手册

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ISL8126  
Controller Block Diagram  
PGOOD  
8
VIN  
16  
VCC  
26  
EN1  
INTERNAL  
LINEAR REGULATOR  
EN2  
POWER-ON  
RESET  
PGOOD  
VMON1  
VMON2  
CH1_FAULT  
CH2_FAULT  
CIRCUIT  
VCC  
400mV  
ICSH_CORR  
21 PVCC  
SAW1  
25  
BOOT1  
24 UGATE1  
23 PHASE1  
MOSFET  
DRIVER  
INT. VREF  
SS1  
VSEN1-  
VSEN1+  
E/A  
30  
29  
PWM1  
Ch1 Fault  
LGATE1  
22  
CURRENT  
BALANCE  
CIRCUIT  
VMON1  
31  
32  
1
FB1  
CHANNEL 1  
ISEN1A  
ISEN1B  
I
27  
28  
I
ICS1  
AVG_CS  
CSH_ERR  
CURRENT  
SAMPLING  
COMP1  
OV/UV  
COMP1  
ICS1  
CHANNEL 1  
CH1  
OCP  
INT. VREF  
SOFT-START AND  
FAULT LOGIC  
EN_TH  
7-CYCLE  
DELAY  
EN1  
111µA  
EN/VFF1  
4
AVG_OCP  
1.2V  
I
EN_HYS  
EN/VFF1 EN/VFF2  
SAW1  
ISHARE  
ISET  
3
2
ICSH_CORR  
CURRENT  
SHARE  
BLOCK  
MASTER CLOCK  
OSCILLATOR  
FSYNC  
5
7
I
CSH_ERR  
GENERATOR  
M/D CONTROL  
INT. VREF  
CLKOUT/  
REFIN  
ICS1  
ICS2  
AVERAGE  
CURRENT  
I
+15µA  
AVG_CS  
VCC  
400mV  
RELATIVE  
PHASE  
CONTROL  
M/D = 1 (Multiphase operation) : I  
= (I ) / 2  
+I  
AVG_CS  
CS1 CS2  
M/D CONTROL  
M/D = 0 (Dual-output Operation) : I  
AVG_CS  
= I  
CS1  
PVCC  
VSEN2-  
VSEN2+  
12  
13  
SAW2  
FB2  
VSEN2+  
17  
BOOT2  
VMON2  
11  
E/A  
18 UGATE2  
19 PHASE2  
MOSFET  
DRIVER  
PWM2  
AVG_CS  
ICS2  
SS2  
10  
9
FB2  
I
CURRENT  
BALANCE  
CIRCUIT  
Ch2 Fault  
COMP2  
LGATE2  
20  
I
CSH_ERR  
INT. VREF  
CHANNEL 2  
CH2  
OCP  
OV/UV  
COMP2  
EN_TH  
7-CYCLE  
DELAY  
111µA  
ICS2  
EN2  
SOFT-START AND  
FAULT LOGIC  
6
EN/VFF2  
CHANNEL 2  
CURRENT  
SAMPLING  
ISEN2A  
ISEN2B  
15  
14  
I
EN_HYS  
AVG_OCP  
M/D CONTROL  
EP  
FN7892.0  
September 7, 2011  
6

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