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IMP16C554-CJ68

更新时间： 2024-01-11 04:08:18

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IMP		先进先出芯片
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20页	493K
描述
Quad Universal Asynchronous Receiver/Transmitter (UART) with FIFOs

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IMP16C554-CJ68 技术参数

生命周期：	Contact Manufacturer	包装说明：	,
Reach Compliance Code：	unknown	风险等级：	5.7
Is Samacsys：	N	Base Number Matches：	1

IMP16C554-CJ68 数据手册

IMP16C554

IMP16C554 ACCESSIBLE REGISTERS

A2A1A0

0 0 0

Registe BIT-7 BIT-6 BIT-5 BIT-4 BIT-3

BIT-2

bit-2

BIT-1

bit-1

BIT-0

bit-0

RHR

bit-7

bit-6

bit-5

bit-4

bit-3

0 0 0

0 0 1

THR

IER

bit-7

bit-6

bit-5

bit-4

bit-1

Modem Receiv Transmi Receive

status

interrup status

line

holding

interru register

0 1 0

FCR

RCV

trigge trigge

RCV

DMA

Mode

select

XMITF RCVRF FIFO

IFO

enable

reset

(MSB (LSB)

)

0 1 0

ISR

0/FIF 0/FIF

int

Int

priority

bit-2

priority priority

status

enabl enabl

bit-1

bit-0

0 1 1

LCR

Divis

latch

enabl

Set

Even Parity

Stop

bits

Word

length

bit-1

Word

length

bit-0

break parity parity enable

1 0 0

1 0 1

MCR

LSR

Loop INT

back enable

Not

used

RTS*

DTR*

o/FIF trans trans break framing parity

overrun receive

error

empt holdi

interr error

upt

error

data

ready

empt

1 1 0

MSR

DSR

CTS

delta

CD*

bit-3

delta

RI*

bit-2

bit-10

delta

DSR*

bit-1

bit-9

delta

CTS*

bit-0

bit-8

1 1 1

0 0 0

0 0 1

SPR

DLL

DLM

bit-7

bit-6

bit-5

bit-4

bit-15 bit-14 bit-13 bit-12 bit-11

DLL and DLM are accessible only when LCR bit-7 is set to “1”.

408-432-9100/www.impweb.com

1 2 3 456 7 8...20

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