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IDT72V261LA10TF

更新时间： 2024-01-06 17:49:44

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艾迪悌 - IDT		先进先出芯片
页数	文件大小	规格书
27页	302K
描述
3.3 VOLT CMOS SuperSync FIFO

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IDT72V261LA10TF 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	QFP
包装说明：	LFQFP, QFP64,.47SQ,20	针数：	64
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.32.00.71	风险等级：	5.22
最长访问时间：	6.5 ns	其他特性：	RETRANSMIT
最大时钟频率 (fCLK)：	100 MHz	周期时间：	10 ns
JESD-30 代码：	S-PQFP-G64	JESD-609代码：	e3
长度：	10 mm	内存密度：	147456 bit
内存集成电路类型：	OTHER FIFO	内存宽度：	9
湿度敏感等级：	3	功能数量：	1
端子数量：	64	字数：	16384 words
字数代码：	16000	工作模式：	SYNCHRONOUS
最高工作温度：	70 °C	最低工作温度：
组织：	16KX9	可输出：	YES
封装主体材料：	PLASTIC/EPOXY	封装代码：	LFQFP
封装等效代码：	QFP64,.47SQ,20	封装形状：	SQUARE
封装形式：	FLATPACK, LOW PROFILE, FINE PITCH	并行/串行：	PARALLEL
峰值回流温度（摄氏度）：	260	电源：	3.3 V
认证状态：	Not Qualified	座面最大高度：	1.6 mm
最大待机电流：	0.02 A	子类别：	FIFOs
最大压摆率：	0.055 mA	最大供电电压 (Vsup)：	3.6 V
最小供电电压 (Vsup)：	3 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	Matte Tin (Sn) - annealed
端子形式：	GULL WING	端子节距：	0.5 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	30
宽度：	10 mm	Base Number Matches：	1

IDT72V261LA10TF 数据手册

3.3 VOLT CMOS SuperSync FIFO^™

16,384 x 9

IDT72V261LA

IDT72V271LA

32,768 x 9

ADDENDUM

DIFFERENCES BETWEEN THE IDT72V261LA/72V271LA AND IDT72V261L/72V271L

IDT has improved the performance of the IDT72V261/72V271 SuperSync™ FIFOs. The new versions are designated by the “LA” mark. The LA

part is pin-for-pin compatible with the original “L” version. Some difference exist between the two versions. The following table details these differences.

Item

NEW PART

OLD PART

Comments

IDT72V261LA

IDT72V271LA

IDT72V261L

IDT72V271L

Pin #3

DC (Don’t Care) - There is

no restriction on WCLK and

RCLK. See note 1.

FS (Frequency Select)

In the LA part this pin must be tied

to either VCC or GND and must

not toggle after reset.

(4)

(3)

(4)

First Word Latency

60ns⁽²⁾+ tREF + 1 TRCLK

tFWL = 10*Tf + 2TRCLK (ns) First word latency in the LA part is

(IDT Standard Mode)

a fixed value, independent of the

frequency of RCLK or WCLK.

(4)

(3)

(4)

First Word Latency

(FWFT Mode)

60ns⁽²⁾+ tREF + 2 TRCLK

tFWL = 10*Tf + 3TRCLK (ns) First word latency in the LA part is

a fixed value, independent of the

frequency of RCLK or WCLK.

(4)

(3)

(4)

Retransmit Latency

(IDT Standard Mode)

60ns⁽²⁾+ tREF + 1 TRCLK

tRTF₁= 14*Tf + 3TRCLK (ns) Retransmit latency in the LA part is

a fixed value, independent of the

frequency of RCLK or WCLK.

(4)

(3)

(4)

Retransmit Latency

(FWFT Mode)

60ns⁽²⁾+ tREF + 2 TRCLK

tRTF₂= 14*Tf + 4TRCLK (ns) Retransmit latency in the LA part is

a fixed value, independent of the

frequency of RCLK or WCLK.

ICC1

55mA

20mA

150mA

15mA

Active supply current

Standby current

ICC2

Typical ICC1⁽⁵⁾

10 + 0.95*fS + 0.02*CL*fS(mA) Not Given

Typical ICC1 Current calculation

NOTES:

1. WCLK and RCLK can vary independently and can be stopped. There is no restriction on operating WCLK and RCLK.

2. This is tSKEW3.

3. Tf is the period of the ‘selected clock’.

4. TRCLK is the cycle period of the read clock.

5. Typical ICC1 is based on VCC = 3.3V, tA = 25°C, fS = WCLK frequency = RCLK frequency (in MHz using TTL levels), data switching at fS/2, CL = Capacitive Load (in pF).

IDT and the IDT logo are registered trademarks. The SuperSync FIFO is a trademark of Integrated Device Technology, Inc.

COMMERCIAL AND INDUSTRIAL TEMPERATURE RANGES



2002 Integrated Device Technology, Inc.

1...24 25 2627

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型号	品牌	描述	获取价格	数据表
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