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IDT72V255LA15PFGI

更新时间： 2024-02-20 00:56:40
品牌 Logo 应用领域
艾迪悌 - IDT 先进先出芯片
页数 文件大小 规格书
27页 436K
描述
FIFO, 8KX18, 10ns, Synchronous, CMOS, PQFP64, GREEN, PLASTIC, TQFP-64

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IDT72V255LA15PFGI 技术参数

是否无铅：含铅是否Rohs认证：不符合
生命周期：Obsolete零件包装代码：QFP
包装说明：SLIM, TQFP-64针数：64
Reach Compliance Code：not_compliantECCN代码：EAR99
HTS代码：8542.32.00.71风险等级：5.17
Is Samacsys：N最长访问时间：10 ns
最大时钟频率 (fCLK)：66.7 MHz周期时间：15 ns
JESD-30 代码：S-PQFP-G64JESD-609代码：e0
长度：10 mm内存密度：147456 bit
内存集成电路类型：OTHER FIFO内存宽度：18
湿度敏感等级：3功能数量：1
端子数量：64字数：8192 words
字数代码：8000工作模式：SYNCHRONOUS
最高工作温度：85 °C最低工作温度：-40 °C
组织：8KX18可输出：YES
封装主体材料：PLASTIC/EPOXY封装代码：LFQFP
封装等效代码：QFP64,.47SQ,20封装形状：SQUARE
封装形式：FLATPACK, LOW PROFILE, FINE PITCH并行/串行：PARALLEL
峰值回流温度（摄氏度）：240电源：3.3 V
认证状态：Not Qualified座面最大高度：1.6 mm
最大待机电流：0.02 A子类别：FIFOs
最大压摆率：0.055 mA最大供电电压 (Vsup)：3.6 V
最小供电电压 (Vsup)：3 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：Tin/Lead (Sn85Pb15)
端子形式：GULL WING端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：30
宽度：10 mmBase Number Matches：1

IDT72V255LA15PFGI 数据手册

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IDT72V255LA/72V265LA 3.3 VOLT CMOS SuperSync FIFO™  
8,192 x 18, 16,384 x 18  
COMMERCIAL AND INDUSTRIAL  
TEMPERATURE RANGES  
AC ELECTRICAL CHARACTERISTICS(1)  
(Commercial: VCC = 3.3V ± 0.3V, TA = 0°C to +70°C; Industrial: VCC 3.3V ± 0.3V,TA = -40°C to +85°C)  
Commercial  
Com’l & Ind’l(2)  
Commercial  
IDT72V255LA10  
IDT72V265LA10  
IDT72V255LA15  
IDT72V265LA15  
IDT72V255LA20  
IDT72V265LA20  
Symbol  
fS  
Parameter  
Clock Cycle Frequency  
Data Access Time  
Clock Cycle Time  
Clock High Time  
Min.  
Max.  
100  
6.5  
—
—
—
—
—
—
—
—
—
—
—
—
10  
Min.  
Max.  
66.7  
10  
—
—
—
—
—
—
—
—
—
—
—
—
15  
—
—
—
8
Min.  
—
2
Max.  
50  
12  
—
—
—
—
—
—
—
—
—
—
—
—
20  
—
—
—
10  
10  
12  
12  
12  
12  
22  
—
Unit  
MHz  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
—
2
—
2
tA  
tCLK  
tCLKH  
tCLKL  
tDS  
10  
4.5  
4.5  
3
15  
6
20  
8
Clock Low Time  
6
8
Data Setup Time  
4
5
tDH  
Data Hold Time  
0.5  
3
1
1
tENS  
tENH  
tLDS  
tLDH  
tRS  
Enable Setup Time  
Enable Hold Time  
Load Setup Time  
4
5
0.5  
3
1
1
4
5
Load Hold Time  
Reset Pulse Width(3)  
0.5  
10  
10  
10  
—
0
1
1
15  
15  
15  
—
0
20  
20  
20  
—
0
tRSS  
tRSR  
tRSF  
tFWFT  
tRTS  
tOLZ  
tOE  
Reset Setup Time  
Reset Recovery Time  
Reset to Flag and Output Time  
Mode Select Time  
Retransmit Setup Time  
—
—
—
6
3
4
5
(4)  
Output Enable to Output in Low Z  
Output Enable to Output Valid  
0
0
0
2
3
3
(4)  
tOHZ  
tWFF  
tREF  
tPAF  
tPAE  
tHF  
Output Enable to Output in High Z  
Write Clock to FF or IR  
Read Clock to EF or OR  
Write Clock to PAF  
2
6
3
8
3
—
—
—
—
—
5
6.5  
6.5  
6.5  
6.5  
16  
—
—
—
—
—
6
10  
10  
10  
10  
20  
—
—
—
—
—
—
10  
Read Clock to PAE  
Clock to HF  
tSKEW1  
Skew time between RCLK and WCLK  
—
for FF/IR  
tSKEW2  
tSKEW3  
Skew time between RCLK and WCLK  
for PAE and PAF  
Skew time between RCLK and WCLK  
12  
60  
—
—
15  
60  
—
—
20  
60  
—
—
ns  
ns  
for EF/OR  
NOTES:  
3.3V  
1. All AC timings apply to both Standard IDT mode and First Word Fall Through mode.  
2. Industrial temperature range product for 15ns speed grade is available as a standard device.  
3. Pulse widths less than minimum values are not allowed.  
4. Values guaranteed by design, not currently tested.  
330Ω  
D.U.T.  
AC TEST CONDITIONS  
30pF*  
Input Pulse Levels  
GND to 3.0V  
3ns  
510Ω  
Input Rise/Fall Times  
Input Timing Reference Levels  
Output Reference Levels  
Output Load  
1.5V  
4672 drw 04  
1.5V  
Figure 2. Output Load  
See Figure 2  
* Includes jig and scope capacitances.  
6
1...3456789...27

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