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IDT72V255LA15TF8

更新时间： 2024-02-17 20:08:40

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艾迪悌 - IDT		时钟先进先出芯片内存集成电路
页数	文件大小	规格书
27页	432K
描述
FIFO, 8KX18, 10ns, Synchronous, CMOS, PQFP64, SLIM, TQFP-64

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IDT72V255LA15TF8 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Obsolete	零件包装代码：	QFP
包装说明：	SLIM, TQFP-64	针数：	64
Reach Compliance Code：	not_compliant	ECCN代码：	EAR99
HTS代码：	8542.32.00.71	风险等级：	5.21
最长访问时间：	10 ns	其他特性：	RETRANSMIT
最大时钟频率 (fCLK)：	66.7 MHz	周期时间：	15 ns
JESD-30 代码：	S-PQFP-G64	JESD-609代码：	e0
长度：	10 mm	内存密度：	147456 bit
内存集成电路类型：	OTHER FIFO	内存宽度：	18
湿度敏感等级：	3	功能数量：	1
端子数量：	64	字数：	8192 words
字数代码：	8000	工作模式：	SYNCHRONOUS
最高工作温度：	70 °C	最低工作温度：
组织：	8KX18	可输出：	YES
封装主体材料：	PLASTIC/EPOXY	封装代码：	LFQFP
封装等效代码：	QFP64,.47SQ,20	封装形状：	SQUARE
封装形式：	FLATPACK, LOW PROFILE, FINE PITCH	并行/串行：	PARALLEL
峰值回流温度（摄氏度）：	240	电源：	3.3 V
认证状态：	Not Qualified	座面最大高度：	1.6 mm
最大待机电流：	0.015 A	子类别：	FIFOs
最大压摆率：	0.05 mA	最大供电电压 (Vsup)：	3.6 V
最小供电电压 (Vsup)：	3 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	Tin/Lead (Sn85Pb15)
端子形式：	GULL WING	端子节距：	0.5 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	20
宽度：	10 mm	Base Number Matches：	1

IDT72V255LA15TF8 数据手册

3.3 VOLT CMOS SuperSync FIFO™

8,192 x 18

16,384 x 18

IDT72V255LA

IDT72V265LA

• Output enable puts data outputs into high impedance state

• Easily expandable in depth and width

• Independent Read and Write clocks (permit reading and

writing simultaneously)

• Available in the 64-pin Thin Quad Flat Pack (TQFP) and the 64-

pin Slim Thin Quad Flat Pack (STQFP)

• High-performance submicron CMOS technology

• Industrial temperature range (–40°C to +85°C) is available

FEATURES:

• Choose among the following memory organizations:

IDT72V255LA

IDT72V265LA

8,192 x 18

16,384 x 18

• Pin-compatible with the IDT72V275/72V285 and IDT72V295/

72V2105 SuperSync FIFOs

• Functionally compatible with the 5 Volt IDT72255/72265 family

• 10ns read/write cycle time (6.5ns access time)

• Fixed, low first word data latency time

DESCRIPTION:

• 5V input tolerant

• Auto power down minimizes standby power consumption

• Master Reset clears entire FIFO

TheIDT72V255LA/72V265LAarefunctionallycompatibleversionsofthe

IDT72255/72265 designed to run off a 3.3V supply for very low power

consumption. TheIDT72V255LA/72V265LAareexceptionallydeep,high

speed, CMOS First-In-First-Out (FIFO) memories with clocked read and

writecontrols. TheseFIFOsoffernumerousimprovementsoverprevious

SuperSyncFIFOs,includingthefollowing:

• Partial Reset clears data, but retains programmable settings

• Retransmit operation with fixed, low first word data

latency time

• Empty, Full and Half-Full flags signal FIFO status

• Programmable Almost-Empty and Almost-Full flags, each flag

can default to one of two preselected offsets

• Program partial flags by either serial or parallel means

• Select IDT Standard timing (using EF and FF flags) or First

Word Fall Through timing (using OR and IR flags)

• Thelimitationofthefrequencyofoneclockinputwithrespecttotheother

has beenremoved. TheFrequencySelectpin(FS)has beenremoved,

thusitisnolongernecessarytoselectwhichofthetwoclockinputs,RCLK

or WCLK, is running at the higher frequency.

FUNCTIONAL BLOCK DIAGRAM

D0 -D17

WEN

WCLK

SEN

OFFSET REGISTER

INPUT REGISTER

FF/IR

PAF

EF/OR

FLAG

LOGIC

WRITE CONTROL

LOGIC

PAE

FWFT/SI

RAM ARRAY

8,192 x 18

16,384 x 18

WRITE POINTER

READ POINTER

READ

CONTROL

LOGIC

OUTPUT REGISTER

MRS

PRS

RESET

LOGIC

RCLK

REN

4672 drw 01

Q0 -Q17

TheIDTlogoisaregisteredtrademarkandtheSuperSyncFIFOisatrademark ofIntegratedDeviceTechnology,Inc.

COMMERCIAL AND INDUSTRIAL TEMPERATURE RANGES

APRIL 2001

2001 Integrated Device Technology, Inc

DSC-4672/1

12 3 4 5 6 7...27

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