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IDT72T20108L5BBI

更新时间： 2024-01-06 16:12:41

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艾迪悌 - IDT		先进先出芯片双倍数据速率
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51页	478K
描述
2.5 VOLT HIGH-SPEED TeraSync? DDR/SDR FIFO 20-BIT/10-BIT CONFIGURATION

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IDT72T20108L5BBI 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	BGA	包装说明：	17 X 17 MM, 1 MM PITCH, PLASTIC, BGA-208
针数：	208	Reach Compliance Code：	not_compliant
ECCN代码：	EAR99	HTS代码：	8542.32.00.71
风险等级：	5.92	最长访问时间：	3.6 ns
其他特性：	ALTERNATIVE MEMORY WIDTH 10	备用内存宽度：	10
最大时钟频率 (fCLK)：	200 MHz	周期时间：	5 ns
JESD-30 代码：	S-PBGA-B208	JESD-609代码：	e0
长度：	17 mm	内存密度：	1310720 bit
内存集成电路类型：	OTHER FIFO	内存宽度：	20
湿度敏感等级：	3	功能数量：	1
端子数量：	208	字数：	65536 words
字数代码：	64000	工作模式：	SYNCHRONOUS
最高工作温度：	70 °C	最低工作温度：
组织：	64KX20	可输出：	YES
封装主体材料：	PLASTIC/EPOXY	封装代码：	BGA
封装等效代码：	BGA208,16X16,40	封装形状：	SQUARE
封装形式：	GRID ARRAY	并行/串行：	PARALLEL
峰值回流温度（摄氏度）：	225	电源：	1.5/2.5,2.5 V
认证状态：	Not Qualified	座面最大高度：	1.97 mm
最大待机电流：	0.05 A	子类别：	FIFOs
最大压摆率：	0.06 mA	最大供电电压 (Vsup)：	2.625 V
最小供电电压 (Vsup)：	2.375 V	标称供电电压 (Vsup)：	2.5 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	Tin/Lead (Sn63Pb37)
端子形式：	BALL	端子节距：	1 mm
端子位置：	BOTTOM	处于峰值回流温度下的最长时间：	30
宽度：	17 mm	Base Number Matches：	1

IDT72T20108L5BBI 数据手册

浏览型号IDT72T20108L5BBI的Datasheet PDF文件第10页

IDT72T2098/108/118/128 2.5V HIGH-SPEED TeraSync™ DDR/SDR FIFO 20-BIT/10-BIT CONFIGURATIONS

32K x 20/64K x 10, 64K x 20/128K x 10, 128K x 20/256K x 10, 256K x 20/512K x 10

COMMERCIAL AND INDUSTRIAL

TEMPERATURERANGES

PINDESCRIPTION(CONTINUED)

Symbol &

Pin No.

Name

I/OTYPE

Description

RCS

(F14)

Read Chip

Select

HSTL-LVTTL RCSprovidessynchronousenable/disablecontrolof thereadportandHigh-Impedancecontrolofthe

INPUT

Qndataoutputs,synchronoustoRCLK. WhenusingRCS theOEpinmustbetiedLOW. DuringMaster

orPartialResettheRCSinputisdon’tcare,ifOEisLOWthedataoutputswillbeLow-Impedanceregardless

ofRCS.

REN

(F16)

ReadEnable

HSTL-LVTTL WhenLOWandinDDRmode,RENalongwitharisingandfallingedgeofRCLKwillsenddatainFIFO

INPUT

memorytothe outputregisterandreadthe currentdata inoutputregister. InSDRmode data willonly

be read on the rising edge of RCLK only.

(1)

RSDR

(L2)

ReadSingle

DataRate

LVTTL

INPUT

WhenLOW,thisinputpinsetsthereadporttoSingleDataClockmode. WhenHIGH,thereadportwill

operateinDoubleDataClockmode.ThispinmustbetiedeitherHIGHorLOWandcannottoggleduring

operation.

(F15)

Retransmit

HSTL-LVTTL RTassertedontherisingedgeofRCLKinitializesthereadpointertothefirstlocationinmemory.EFflag

INPUT

issettoLOW(ORtoHIGHinFWFTmode).Thewritepointer,offsetregisters,andflagsettingsarenot

affected.IfamarkhasbeensetviatheMARKinputpin,thenthereadpointerwillinitializetothemarklocation

when RT is asserted.

SCLK

(H15)

SerialClock

LVTTL

INPUT

ArisingedgeofSCLKwillclocktheserialdatapresentontheSIinputintotheoffsetregistersprovided

thatSENisenabled.ArisingedgeofSCLKwillalsoreaddataoutoftheoffsetregistersprovidedthatSREN

isenabled.

SEN

(J15)

SerialInput

Enable

HSTL-LVTTL SENusedinconjunctionwithSIandSCLKenablesserialloadingoftheprogrammableflagoffsets.

INPUT

SREN

(J16)

Serial Read

Enable

HSTL-LVTTL SRENusedinconjunctionwithSOandSCLKenablesserialreadingoftheprogrammableflagoffsets.

INPUT

(H16)

SerialInput

SerialOutput

JTAGClock

HSTL-LVTTL Thisinputpinisusedtoloadserialdataintotheprogrammableflagoffsets.UsedinconjunctionwithSEN

INPUT

and SCLK.

(K15)

HSTL-LVTTL Thisoutputpinisusedtoreaddatafromtheprogrammableflagoffsets.UsedinconjunctionwithSREN

OUTPUT and SCLK.

(2)

TCK

HSTL-LVTTL ClockinputforJTAGfunction.Oneoffourterminals requiredbyIEEEStandard1149.1-1990.Test

(F1)

INPUT

operationsofthedevicearesynchronoustoTCK.DatafromTMSandTDIaresampledontherisingedge

ofTCKandoutputschangeonthefallingedgeofTCK.IftheJTAGfunctionisnotusedthissignalneeds

tobe tiedtoGND.

(2)

TDI

JTAGTestData HSTL-LVTTL One of four terminals required by IEEE Standard 1149.1-1990. During the JTAG boundary scan

(E2)

Input

INPUT

operation,testdataseriallyloadedviatheTDIontherisingedgeofTCKtoeithertheInstructionRegister,

IDRegisterandBypass Register.Aninternalpull-upresistorforces TDIHIGHifleftunconnected.

(2)

TDO

JTAGTestData HSTL-LVTTL One of four terminals required by IEEE Standard 1149.1-1990. During the JTAG boundary scan

(F3)

Output

OUTPUT

operation,testdataseriallyloadedoutputviatheTDOonthefallingedgeofTCKfromeithertheInstruction

SHIFT-DR and SHIFT-IR controller states.

TMS⁽²⁾

(F2)

JTAGMode

Select

HSTL-LVTTL TMSisaserialinputpin.OneoffourterminalsrequiredbyIEEEStandard1149.1-1990.TMSdirectsthe

INPUT thedevicethroughitsTAPcontrollerstates.Aninternalpull-upresistorforcesTMSHIGHifleftunconnected.

HSTL-LVTTL TRST is an asynchronous reset pin for the JTAG controller. The JTAG TAP controller does not

(2)

TRST

JTAGReset

(E3)

INPUT

automaticallyresetuponpower-up,thusitmustberesetbyeitherthissignalorbysettingTMS=HIGH

forfiveTCKcycles.IftheTAPcontrollerisnotproperlyresetthentheFIFOoutputswillalwaysbeinhigh-

impedance.IftheJTAGfunctionisusedbuttheuserdoesnotwanttouseTRST,thenTRSTcanbetied

withMRStoensureproperFIFOoperation.IftheJTAGfunctionisnotusedthenthissignalneedstobe

tiedtoGND.Aninternalpull-upresistorforcesTRSTHIGHifleftunconnected.

WCLK

(G1)

WriteClock

HSTL-LVTTL InputclockwhenusedinconjunctionwithWENforwritingdataintotheFIFOmemory.

INPUT

WCS

(H2)

WriteChipSelect HSTL-LVTTL The WCS pin an be regarded as a second WEN input, enabling/disabling write operations.

INPUT

WEN

(H1)

WriteEnable

HSTL-LVTTL WhenLOWandinDDRmode,WENalongwitharisingandfallingedgeofWCLKwillwritedataintothe

INPUT

FIFO memory. In SDR mode data will only be read on the rising edge of RCLK only.

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型号	品牌	描述	获取价格	数据表
IDT72T20108L6-7BBI	IDT	FIFO, 64KX20, 3.8ns, Synchronous, CMOS, PBGA208, 17 X 17 MM, 1 MM PITCH, PLASTIC, BGA-208	获取价格
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