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ICS9FG107FLNT

更新时间： 2024-02-20 12:30:17
品牌 Logo 应用领域
艾迪悌 - IDT 光电二极管
页数 文件大小 规格书
14页 108K
描述
Clock Generator, PDSO48

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ICS9FG107FLNT 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Contact ManufacturerReach Compliance Code：compliant
风险等级：5.8JESD-30 代码：R-PDSO-G48
端子数量：48最高工作温度：70 °C
最低工作温度：封装主体材料：PLASTIC/EPOXY
封装代码：SSOP封装等效代码：SSOP48,.4
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, SHRINK PITCH
电源：3.3 V认证状态：Not Qualified
子类别：Clock Generators最大压摆率：250 mA
标称供电电压：3.3 V表面贴装：YES
温度等级：COMMERCIAL端子形式：GULL WING
端子节距：0.635 mm端子位置：DUAL
Base Number Matches：1

ICS9FG107FLNT 数据手册

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Integrated  
Circuit  
ICS9FG107  
Systems, Inc.  
Absolute Max  
Symbol  
Parameter  
Min  
Max  
Units  
VDD_A  
3.3V Core Supply Voltage  
V
V
DD + 0.5V  
DD + 0.5V  
V
V
VDD_In 3.3V Logic Input Supply Voltage GND - 0.5  
Ts  
Tambient  
Tcase  
Storage Temperature  
Ambient Operating Temp  
Case Temperature  
-65  
0
150  
70  
115  
°C  
°C  
°C  
Input ESD protection  
human body model  
ESD prot  
2000  
V
Electrical Characteristics - Input/Supply/Common Output Parameters  
TA = 0 - 70°C; Supply Voltage VDD = 3.3 V +/-5%  
PARAMETER  
SYMBOL  
CONDITIONS  
MIN  
TYP  
MAX  
UNITS NOTES  
Input High Voltage  
Input Low Voltage  
Input High Current  
VIH  
VIL  
IIH  
3.3 V +/-5%  
3.3 V +/-5%  
2
VSS - 0.3  
-5  
VDD + 0.3  
V
V
0.8  
5
VIN = VDD  
uA  
VIN = 0 V; Inputs with no pull-  
up resistors  
IIL1  
-5  
uA  
Input Low Current  
VIN = 0 V; Inputs with pull-up  
resistors  
IIL2  
-200  
uA  
Full Active, CL = Full load;  
250  
200  
mA  
mA  
f = 400 MHz  
Full Active, CL = Full load;  
Operating Supply Current IDD3.3OP  
f = 100 MHz  
VDD = 3.3 V  
Input Frequency3  
Fi  
14  
25  
7
MHz  
nH  
3
1
1
1
Pin Inductance1  
Lpin  
Input/Output  
Capacitance1  
CIN  
Logic Inputs  
1.5  
5
pF  
COUT  
Output pin capacitance  
6
pF  
From VDD Power-Up and after  
input clock stabilization to 1st  
clock  
Clk Stabilization1,2  
TSTAB  
1.8  
ms  
1,2  
Modulation Frequency  
DIF output enable  
fMOD  
Triangular Modulation  
DIF output enable after  
DIF_Stop# de-assertion  
30  
40  
10  
kHz  
ns  
1
1
tDIFOE  
Input Rise and Fall times  
tR/tF  
20% to 80% of VDD  
5
ns  
1
1Guaranteed by design and characterization, not 100% tested in production.  
2See timing diagrams for timing requirements.  
3 Input frequency should be measured at the REFOUT pin and tuned to ideal 14.31818MHz or 25 MHz to meet  
ppm frequency accuracy on PLL outputs.  
0863C—11/22/04  
5
12345678...14

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型号 品牌 获取价格 描述 数据表
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