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IBM04368CBLBC-28

更新时间： 2024-01-03 11:17:54
品牌 Logo 应用领域
国际商业机器公司 - IBM 时钟静态存储器内存集成电路
页数 文件大小 规格书
24页 314K
描述
Standard SRAM, 256KX36, 1.8ns, CMOS, PBGA153, BGA-153

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IBM04368CBLBC-28 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Obsolete零件包装代码：BGA
包装说明：BGA, BGA153,9X17,50针数：153
Reach Compliance Code：unknownECCN代码：3A991.B.2.A
HTS代码：8542.32.00.41风险等级：5.88
最长访问时间：1.8 ns其他特性：PIPELINED ARCHITECTURE
最大时钟频率 (fCLK)：357 MHzI/O 类型：COMMON
JESD-30 代码：R-PBGA-B153JESD-609代码：e0
长度：22 mm内存密度：9437184 bit
内存集成电路类型：STANDARD SRAM内存宽度：36
功能数量：1端子数量：153
字数：262144 words字数代码：256000
工作模式：SYNCHRONOUS最高工作温度：85 °C
最低工作温度：组织：256KX36
输出特性：3-STATE封装主体材料：PLASTIC/EPOXY
封装代码：BGA封装等效代码：BGA153,9X17,50
封装形状：RECTANGULAR封装形式：GRID ARRAY
并行/串行：PARALLEL峰值回流温度（摄氏度）：NOT SPECIFIED
电源：1.8,2.5 V认证状态：Not Qualified
座面最大高度：2.679 mm最大待机电流：0.15 A
最小待机电流：2.38 V子类别：SRAMs
最大供电电压 (Vsup)：2.625 V最小供电电压 (Vsup)：2.375 V
标称供电电压 (Vsup)：2.5 V表面贴装：YES
技术：CMOS温度等级：OTHER
端子面层：Tin/Lead (Sn/Pb)端子形式：BALL
端子节距：1.27 mm端子位置：BOTTOM
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：14 mm
Base Number Matches：1

IBM04368CBLBC-28 数据手册

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.
IBM04368CBLBC  
IBM04188CBLBC  
8Mb (256K x 36 & 512K x 18) SRAM  
Features  
• 256K x 36 or 512K x 18 organization  
• CMOS technology  
• Registered addresses, controls, and data-ins  
• Burst mode of operation  
• Double-data-rate (DDR) and single-data-rate  
(SDR) synchronous mode of operation  
• Common I/O  
• Asynchronous output enable  
• Pipeline mode of operation  
• Boundary scan using a limited set of JTAG  
1149.1 functions  
• Self-timed late write with full data coherence  
• Single differential high-speed transceiver logic  
(HSTL) clock with HSTL input and output levels  
• 9 x 17 bump ball grid array package with SRAM  
JEDEC standard pinout and boundary SCAN  
order  
• 2.5V power supply, 1.8V V  
DDQ  
• Programmable impedance output driver  
Description  
The IBM04368CBLBC and IBM04188CBLBC 8Mb  
SRAMs are synchronous pipeline-mode, high-per-  
formance CMOS static random-access memories  
that have wide I/O and achieve 2.5ns cycle times.  
Single differential CK clocks are used to initialize the  
read/write operation; all internal operations are self-  
timed. At the rising edge of the CK clock, addresses  
and controls are registered internally. Data-outs are  
updated from output registers on the next rising and  
falling edges of the CK clock, hence the double data  
rate. Internal write buffers allow write data to follow  
one cycle after addresses and controls. The SRAM  
is operated with a single 2.5V power supply and is  
compatible with HSTL I/O interfaces.  
CBLBC_ds.fm.00  
June 7, 2002  
Page 1 of 24  
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