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IBM0418A81QLAA-3N

更新时间： 2024-01-10 12:30:26

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x18 Fast Synchronous SRAM

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IBM0418A81QLAA-3N 技术参数

生命周期：	End Of Life	零件包装代码：	BGA
包装说明：	BGA, BGA119,7X17,50	针数：	119
Reach Compliance Code：	unknown	ECCN代码：	3A991.B.2.A
HTS代码：	8542.32.00.41	风险等级：	5.72
Is Samacsys：	N	最长访问时间：	1.8 ns
I/O 类型：	COMMON	JESD-30 代码：	R-PBGA-B119
长度：	22 mm	内存密度：	9437184 bit
内存集成电路类型：	STANDARD SRAM	内存宽度：	18
功能数量：	1	端子数量：	119
字数：	524288 words	字数代码：	512000
工作模式：	SYNCHRONOUS	最高工作温度：	85 °C
最低工作温度：		组织：	512KX18
输出特性：	3-STATE	封装主体材料：	PLASTIC/EPOXY
封装代码：	BGA	封装等效代码：	BGA119,7X17,50
封装形状：	RECTANGULAR	封装形式：	GRID ARRAY
并行/串行：	PARALLEL	电源：	1.5,3.3 V
认证状态：	Not Qualified	座面最大高度：	2.679 mm
最大待机电流：	0.065 A	最小待机电流：	3.14 V
子类别：	SRAMs	最大压摆率：	0.415 mA
最大供电电压 (Vsup)：	3.63 V	最小供电电压 (Vsup)：	3.135 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	OTHER
端子形式：	BALL	端子节距：	1.27 mm
端子位置：	BOTTOM	宽度：	14 mm
Base Number Matches：	1

IBM0418A81QLAA-3N 数据手册

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IBM0418A81QLAA IBM0436A81QLAA

IBM0418A41QLAA IBM0436A41QLAA

8Mb (256Kx36 & 512x18) and 4Mb (128Kx36 & 256Kx18) SRAM

Features

• 8Mb: 256K x 36 or 512K x 18 organizations

4Mb: 128K x 36 or 256K x 18 organizations

• Registered Outputs

• Common I/O

• 0.25 Micron CMOS technology

• Asynchronous Output Enable a

• Synchronous Power Down Inputs

• Synchronous Pipeline Mode of Operation with

Self-Timed Late Write

• Single Differential Extended HSTL Clock

• Boundary Scan using limited set of JTAG

1149.1 functions

• +3.3V Power Supply, Ground, 1.5V V

, and

DDQ

• Byte Write Capability and Global Write Enable

0.75V V

REF

• 7 x 17 Bump Ball Grid Array Package with

SRAM JEDEC Standard Pinout and Boundary

SCAN Order

• HSTL Inputs and Output levels

• Registered Addresses, Write Enables, Synchro-

nous Select, and Data Ins

Description

The 4Mb and 8Mb SRAMs—IBM0436A41QLAA,

IBM0418A41QLAA, IBM0418A81QLAA, and

IBM0436A81QLAA—are Synchronous Pipeline

Mode, high-performance CMOS Static Random

Access Memories that are versatile, have wide I/O,

and can achieve 3ns cycle times. Differential K

clocks are used to initiate the read/write operation

and all internal operations are self-timed. At the ris-

ing edge of the K clock, all Addresses, Write-

Enables, Sync Select, and Data Ins are registered

internally. Data Outs are updated from output regis-

ters off the next rising edge of the K clock. An inter-

nal Write buffer allows write data to follow one cycle

after addresses and controls. The chip is operated

with a single +3.3V power supply and is compatible

with HSTL I/O interfaces.

trrh3316.06

12/00

Use is further subject to the provisions at the end of this document.

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