GDPXA255A0E400

更新时间： 2024-02-29 07:10:15

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英特尔 - INTEL		机械
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40页	1155K
描述
Electrical, Mechanical, and Thermal Specification

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GDPXA255A0E400 数据手册

Electrical Specifications

Figure 8. SSP AC Timing Definitions

SCLK_C

SFRM_C

TXD_C

sfmv

rxdh

rxds

RXD_C

A4774-01

Table 24. SSP AC Timing Specifications

Symbol

Description

SCLK_C rise to SFRM_C driven valid

Min

Max

Units

Notes

Tsfmv

Trxds

RXD_C valid to SCLK_C fall (input setup)

SCLK_C fall to RXD_C invalid (input

hold)

Trxdh

Tsfmv

SCLK_C rise to TXD_C valid

4.9.3

Boundary Scan Test Signal Timings

Table 25, “Boundary Scan Test Signal Timing” shows the boundary scan test signal timing.

Table 25. Boundary Scan Test Signal Timing (Sheet 1 of 2)

Symbol

Parameter

TCK frequency

Min

Max

Units

Notes

TBSF

0.0

33.33

MHz

TBSCH TCK high time

15.0

Measured at 1.5 V

TBSCL TCK low time

Measured at 1.5 V

0.8 V to 2.0 V

TBSCR TCK rise time

5.0

TBSCF TCK fall time

2.0 V to 0.8 V

TBSIS1 Input setup to TCK TDI, TMS

TBSIH1 Input hold from TCK TDI, TMS

TBSIS2 Input setup to TCK nTRST

TBSIH2 Input hold from TCK nTRST

TBSOV1 TDO valid delay

4.0

6.0

25.0

3.0

1.5

1.1

1.5

6.9

5.4

6.9

Relative to falling edge of TCK

TOF1

TDO float delay

TOV12 All outputs (non-test) valid delay

Intel® PXA255 Processor Electrical, Mechanical, and Thermal Specification

1...35 36 373839 40

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