GAL16V8B-15QJ

更新时间： 2024-02-28 00:36:23

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莱迪思 - LATTICE		可编程逻辑器件输入元件时钟
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High Performance E2CMOS PLD Generic Array Logic

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GAL16V8B-15QJ 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	DIP	包装说明：	PLASTIC, DIP-20
针数：	20	Reach Compliance Code：	not_compliant
ECCN代码：	EAR99	HTS代码：	8542.39.00.01
风险等级：	5.71	Is Samacsys：	N
其他特性：	REGISTER PRELOAD; POWER-UP RESET	架构：	PAL-TYPE
最大时钟频率：	45.5 MHz	JESD-30 代码：	R-PDIP-T20
JESD-609代码：	e0	长度：	26.125 mm
专用输入次数：	8	I/O 线路数量：	8
输入次数：	18	输出次数：	8
产品条款数：	64	端子数量：	20
最高工作温度：	75 °C	最低工作温度：
组织：	8 DEDICATED INPUTS, 8 I/O	输出函数：	MACROCELL
封装主体材料：	PLASTIC/EPOXY	封装代码：	DIP
封装等效代码：	DIP20,.3	封装形状：	RECTANGULAR
封装形式：	IN-LINE	电源：	5 V
可编程逻辑类型：	EE PLD	传播延迟：	15 ns
认证状态：	Not Qualified	座面最大高度：	4.57 mm
子类别：	Programmable Logic Devices	最大供电电压：	5.25 V
最小供电电压：	4.75 V	标称供电电压：	5 V
表面贴装：	NO	技术：	CMOS
温度等级：	COMMERCIAL EXTENDED	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	THROUGH-HOLE	端子节距：	2.54 mm
端子位置：	DUAL	宽度：	7.62 mm
Base Number Matches：	1

GAL16V8B-15QJ 数据手册

Specifications GAL16V8

POWER-UP RESET

Vcc (min.)

Vcc

CLK

Internal Register

Reset to Logic "0"

INTERNAL REGISTER

Q - OUTPUT

FEEDBACK/EXTERNAL

OUTPUT REGISTER

Device Pin

Reset to Logic "1"

Circuitry within the GAL16V8 provides a reset signal to all reg-

isters during power-up. All internal registers will have their Q

outputs set low after a specified time (tpr, 1µs MAX). As a result,

the state on the registered output pins (if they are enabled) will

always be high on power-up, regardless of the programmed

polarity of the output pins. This feature can greatly simplify state

machine design by providing a known state on power-up. Be-

cause of the asynchronous nature of system power-up, some

conditions must be met to guarantee a valid power-up reset of the

device. First, the V^CCrise must be monotonic. Second, the clock

input must be at static TTL level as shown in the diagram during

power up. The registers will reset within a maximum of tpr time.

As in normal system operation, avoid clocking the device until all

input and feedback path setup times have been met. The clock

must also meet the minimum pulse width requirements.

INPUT/OUTPUT EQUIVALENT SCHEMATICS

Feedback

Vcc

Active Pull-up

Circuit

Active Pull-up

Circuit

Vcc

Tri-State

Control

Vref

Vcc

Vref

ESD

Protection

Circuit

Data

Output

ESD

Protection

Circuit

Feedback

(To Input Buffer)

Typ. Vref = 3.2V

Typical Input

Typical Output

1996 Data Book

3-81

1...14 15 161718 19 20...23

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型号	品牌	替代类型	描述	数据表
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GAL16V8B15QP	ETC	获取价格	ASIC
GAL16V8B-15QP	LATTICE	获取价格	High Performance E2CMOS PLD Generic Array Logic
GAL16V8B-15QPI	LATTICE	获取价格	HIGH PERFORMANCE E2CMOS PLD
GAL16V8B-20LD/883	LATTICE	获取价格	EE PLD, 20ns, PAL-Type, CMOS, CDIP20, CERDIP-20
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