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Datasheet > 电源电路 > 电源模块> FS2540-7EPD0T
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FS2540-7EPD0T

更新时间： 2024-01-01 22:37:24
品牌 Logo 应用领域
BEL 电源电路
页数 文件大小 规格书
33页 438K
描述
DC-DC Regulated Power Supply Module, 2 Output, Hybrid, METAL, CASE S02, MODULE

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FS2540-7EPD0T 技术参数

是否无铅：含铅是否Rohs认证：不符合
生命周期：Obsolete零件包装代码：MODULE
包装说明：,Reach Compliance Code：compliant
ECCN代码：EAR99风险等级：5.8
Is Samacsys：N模拟集成电路 - 其他类型：DC-DC REGULATED POWER SUPPLY MODULE
最大输入电压：35 V最小输入电压：8 V
标称输入电压：15 VJESD-30 代码：R-MXMA-X
功能数量：1输出次数：1
最高工作温度：71 °C最低工作温度：-25 °C
最大输出电压：5.13 V最小输出电压：5.07 V
标称输出电压：5.1 V封装主体材料：METAL
封装形状：RECTANGULAR封装形式：MICROELECTRONIC ASSEMBLY
峰值回流温度（摄氏度）：NOT SPECIFIED认证状态：Not Qualified
表面贴装：NO技术：HYBRID
温度等级：COMMERCIAL EXTENDED端子形式：UNSPECIFIED
端子位置：UNSPECIFIED处于峰值回流温度下的最长时间：NOT SPECIFIED
最大总功率输出：100 W微调/可调输出：NO
Base Number Matches：1

FS2540-7EPD0T 数据手册

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S Series Data Sheet  
100 Watt AC-DC and DC-DC Converters  
11006  
JFET output (D0 - D4):  
Vo1+  
Pin 20 (D) is internally connected via the drain-source path  
of a JFET (self-conducting type) to Vo1+ or Vo+.  
R
p
V
≤ 0.4 V (logic low) corresponds to a monitored voltage  
D
I
D
level (V and/or V ) < V . The current I through the JFET  
should not exceed 2.5 mA. The JFET is protected by a  
0.5 W Zener diode of 8.2 V against external overvoltages.  
i
o1  
t
D
D
V
D
V , V status  
o1  
D output, V  
D
i
V or V < V  
o1  
low, L, V ≤ 0.4 V at I = 2.5 mA  
D D  
i
t
Vo1–  
V and V > V + V  
o1  
high, H, I ≤ 25 µA at V = 5.25 V  
D D  
i
t
h
Fig. 31  
Option D1 - D0: JFET output, I ≤ 2.5 mA  
D
11007  
NPN output (D5 - DD):  
Vo1+  
Pin 20 (D) is internally connected via the collector-emitter  
path of an NPN transistor to Vo1+ or Vo+. V < 0.4 V  
D
R
(logic low) corresponds to a monitored voltage level (V  
p
i
I
D
and/or V ) > V +V . The current I through pin 20  
o1  
t
h
D
D
should not exceed 20 mA. This output is not protected  
against external overvoltages. V should not exceed 40 V.  
V
D
D
V , V status  
o1  
D output, V  
D
i
V or V < V  
o1  
high, H, I ≤ 25 µA at V = 40 V  
D D  
Vo1–  
i
t
V and V > V + V  
o1  
low, L, V ≤ 0.4 V at I = 20 mA  
D D  
Fig. 32  
Option D5 - DD: NPN output, V ≤ 40 V, I ≤ 20 mA  
i
t
h
o1  
D
Table 21: D-output logic signals  
Version of D  
V < V resp. V < V  
V > V + V resp. V > V  
Configuration  
JFET  
i
t
o
t
i
t
h
o
t
D1, D2, D3, D4, D0  
D5, D6, D7, D8, D9, DD  
low  
high  
high  
low  
NPN  
11021  
VD  
ΔVti  
Vhi  
Threshold tolerances and hysteresis:  
If V is monitored, the internal input voltage after the input  
i
VD high  
filter is measured. Consequently, this voltage differs from  
the voltage at the connector pins by the voltage drop ΔV  
ti  
across the input filter. The threshold levels of the D0 and  
D9 options are factory-adjusted at nominal output current  
I
and at T = 25 °C. The value of ΔV depends upon  
o nom  
A
ti  
the input voltage range (CS, DS, ..), threshold level V ,  
VD low  
t
Vi  
temperature and input current. The input current is a  
function of the input voltage and the output power.  
Vti  
Fig. 33  
Definition of V , ΔV and ΔV (JFET output)  
ti t i hi  
APR 26, 2006 revised to SEP 25, 2006  
Page 27 of 33  
www.power-one.com  
1...24252627282930...33

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