Table of Contents
1. Feature List . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
2. Ordering Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
3. System Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
3.2 Radio . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
3.2.1 Antenna Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
3.2.2 Fractional-N Frequency Synthesizer . . . . . . . . . . . . . . . . . . . . . 9
3.2.3 Receiver Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . 9
3.2.4 Transmitter Architecture . . . . . . . . . . . . . . . . . . . . . . . . . 9
3.2.5 Packet and State Trace . . . . . . . . . . . . . . . . . . . . . . . . .10
3.2.6 Data Buffering. . . . . . . . . . . . . . . . . . . . . . . . . . . . .10
3.2.7 Radio Controller (RAC). . . . . . . . . . . . . . . . . . . . . . . . . .10
3.3 General Purpose Input/Output (GPIO) . . . . . . . . . . . . . . . . . . . . . .10
3.4 Clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10
3.4.1 Clock Management Unit (CMU) . . . . . . . . . . . . . . . . . . . . . . .10
3.4.2 Internal and External Oscillators. . . . . . . . . . . . . . . . . . . . . . .10
3.5 Counters/Timers and PWM . . . . . . . . . . . . . . . . . . . . . . . . . .11
3.5.1 Timer/Counter (TIMER) . . . . . . . . . . . . . . . . . . . . . . . . .11
3.5.2 Low Energy Timer (LETIMER) . . . . . . . . . . . . . . . . . . . . . . .11
3.5.3 System Real Time Clock with Capture (SYSRTC). . . . . . . . . . . . . . . . .11
3.5.4 Back-Up Real Time Counter (BURTC) . . . . . . . . . . . . . . . . . . . .11
3.5.5 Watchdog Timer (WDOG). . . . . . . . . . . . . . . . . . . . . . . . .11
3.6 Communications and Other Digital Peripherals . . . . . . . . . . . . . . . . . . .11
3.6.1 Universal Serial Bus (USB) . . . . . . . . . . . . . . . . . . . . . . . .11
3.6.2 Enhanced Universal Synchronous/Asynchronous Receiver/Transmitter (EUSART) . . . . .11
2
3.6.3 Inter-Integrated Circuit Interface (I C) . . . . . . . . . . . . . . . . . . . . .12
3.6.4 Peripheral Reflex System (PRS) . . . . . . . . . . . . . . . . . . . . . .12
3.6.5 Low Energy Sensor Interface (LESENSE) . . . . . . . . . . . . . . . . . . .12
3.7 Secure Vault Features . . . . . . . . . . . . . . . . . . . . . . . . . . .13
3.7.1 Secure Boot with Root of Trust and Secure Loader (RTSL) . . . . . . . . . . . . .13
3.7.2 Cryptographic Accelerator. . . . . . . . . . . . . . . . . . . . . . . . .14
3.7.3 True Random Number Generator . . . . . . . . . . . . . . . . . . . . . .14
3.7.4 Secure Debug with Lock/Unlock. . . . . . . . . . . . . . . . . . . . . . .14
3.7.5 DPA Countermeasures. . . . . . . . . . . . . . . . . . . . . . . . . .14
3.7.6 Secure Key Management with PUF . . . . . . . . . . . . . . . . . . . . .14
3.7.7 Anti-Tamper . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15
3.7.8 External Tamper Detection . . . . . . . . . . . . . . . . . . . . . . . .15
3.7.9 Secure Attestation . . . . . . . . . . . . . . . . . . . . . . . . . . .15
3.8 Analog. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15
3.8.1 Analog to Digital Converter (IADC) . . . . . . . . . . . . . . . . . . . . . .15
3.8.2 Analog Comparator (ACMP) . . . . . . . . . . . . . . . . . . . . . . . .15
3.8.3 Digital to Analog Converter (VDAC) . . . . . . . . . . . . . . . . . . . . .16
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