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EDC8UV7242-70TG-S PDF预览

EDC8UV7242-70TG-S

更新时间： 2024-01-28 03:39:48
品牌 Logo 应用领域
富士通 - FUJITSU 动态存储器光电二极管内存集成电路
页数 文件大小 规格书
8页 137K
描述
EDO DRAM Module, 8MX72, 70ns, CMOS, PDMA168

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EDC8UV7242-70TG-S 技术参数

生命周期：Obsolete零件包装代码：DIMM
包装说明：DIMM, DIMM168针数：168
Reach Compliance Code：unknown风险等级：5.84
最长访问时间：70 nsI/O 类型：COMMON
JESD-30 代码：R-PDMA-N168内存密度：603979776 bit
内存集成电路类型：EDO DRAM MODULE内存宽度：72
端子数量：168字数：8388608 words
字数代码：8000000最高工作温度：70 °C
最低工作温度：组织：8MX72
输出特性：3-STATE封装主体材料：PLASTIC/EPOXY
封装代码：DIMM封装等效代码：DIMM168
封装形状：RECTANGULAR封装形式：MICROELECTRONIC ASSEMBLY
电源：3.3 V认证状态：Not Qualified
刷新周期：2048座面最大高度：38.1 mm
最大待机电流：0.036 A子类别：DRAMs
最大压摆率：1.746 mA标称供电电压 (Vsup)：3.3 V
表面贴装：NO技术：CMOS
温度等级：COMMERCIAL端子形式：NO LEAD
端子节距：1.27 mm端子位置：DUAL
Base Number Matches：1

EDC8UV7242-70TG-S 数据手册

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October 1996  
Revision 1.0  
EDC8UV724(2/4-(60/70)(J/T)G-S  
AC CHARACTERISTICS  
(TA = 0 to +70°C, VCC = 3.3V±0.3V, VSS = 0V)  
60  
70  
Parameter  
Symbol  
Unit  
Notes  
Min  
110  
-
Max  
Min  
130  
-
Max  
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
Random read/write cycle time  
Access time from RAS*  
-
-
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
RC  
60  
70  
3,4  
3,4,5  
3, 10  
2
RAC  
CAC  
AA  
Access time from CAS*  
-
15  
-
20  
Access time from column address  
Transition time (rise and fall)  
RAS* precharge time  
-
30  
-
35  
2
50  
2
50  
T
40  
60  
15  
45  
10  
20  
15  
5
-
50  
70  
20  
50  
15  
20  
15  
5
-
RP  
RAS* pulse width  
10000  
10000  
RAS  
RSH  
CSH  
CAS  
RCD  
RAD  
CRP  
ASR  
RAH  
ASC  
CAH  
RAL  
RCS  
RCH  
RRH  
WCH  
WP  
RAS* hold time  
-
-
CAS* hold time  
-
-
CAS* pulse width  
10000  
10000  
RAS* to CAS* delay time  
RAS* to column address delay time  
CAS* to RAS* precharge time  
Row address set-up time  
Row address hold time  
45  
30  
-
50  
35  
-
4
10  
0
-
0
-
10  
0
-
10  
0
-
Column address set-up time  
Column address hold time  
Column address to RAS* lead time  
Read command set-up time  
Read command hold time to CAS*  
Read command hold time to RAS*  
Write command hold time  
Write command pulse width  
Write command to RAS* lead time  
Write command to CAS* lead time  
Data-in set-up time  
-
-
10  
30  
5
-
15  
35  
5
-
-
-
-
-
0
-
0
-
8
0
-
0
-
10  
10  
15  
10  
0
-
15  
15  
20  
15  
0
-
-
-
-
-
RWL  
CWL  
DS  
-
-
-
-
9
9
Data-in hold time  
10  
-
-
15  
-
-
DH  
2KR  
4KR  
32  
64  
-
32  
64  
-
t
Refresh period  
ms  
REF  
-
-
t
t
t
t
t
t
t
CAS* set-up time (CBR refresh)  
CAS* hold time (CBR refresh)  
RAS* precharge to CAS* hold time  
Access time from CAS* precharge  
Hyper page mode cycle time  
10  
10  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
1
1
CSR  
CHR  
RPC  
CPA  
HPC  
CP  
10  
5
-
15  
5
-
-
-
-
35  
-
40  
3, 11  
12  
25  
10  
60  
-
30  
10  
70  
-
CAS* precharge time (Hyper page)  
RAS* pulse width (Hyper page)  
-
-
100000  
100000  
RASP  
Fujitsu Microelectronics, Inc.  
5
12345678

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与EDC8UV7242-70TG-S相关器件

型号 品牌 描述 获取价格 数据表
EDC8UV7242B-60JG-S FUJITSU EDO DRAM Module, 8MX72, 60ns, CMOS, PDMA168

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