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Datasheet > 存储 > DRAM> EBD21RD4ADNA-7B
EBD21RD4ADNA-7B PDF预览

EBD21RD4ADNA-7B

更新时间： 2024-02-16 19:48:56
品牌 Logo 应用领域
尔必达 - ELPIDA 存储内存集成电路动态存储器双倍数据速率
页数 文件大小 规格书
19页 175K
描述
2GB Registered DDR SDRAM DIMM (256M words X72 bits, 2 Ranks)

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EBD21RD4ADNA-7B 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：DIMM包装说明：DIMM,
针数：184Reach Compliance Code：unknown
ECCN代码：EAR99HTS代码：8542.32.00.36
风险等级：5.92Is Samacsys：N
访问模式：DUAL BANK PAGE BURST最长访问时间：0.75 ns
其他特性：AUTO/SELF REFRESHJESD-30 代码：R-XDMA-N184
JESD-609代码：e0内存密度：19327352832 bit
内存集成电路类型：DDR DRAM MODULE内存宽度：72
功能数量：1端口数量：1
端子数量：184字数：268435456 words
字数代码：256000000工作模式：SYNCHRONOUS
最高工作温度：70 °C最低工作温度：
组织：256MX72封装主体材料：UNSPECIFIED
封装代码：DIMM封装形状：RECTANGULAR
封装形式：MICROELECTRONIC ASSEMBLY峰值回流温度（摄氏度）：235
认证状态：Not Qualified自我刷新：YES
最大供电电压 (Vsup)：2.7 V最小供电电压 (Vsup)：2.3 V
标称供电电压 (Vsup)：2.5 V表面贴装：NO
技术：CMOS温度等级：COMMERCIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：NO LEAD
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
Base Number Matches：1

EBD21RD4ADNA-7B 数据手册

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EBD21RD4ADNA  
Byte No. Function described  
Minimum row precharge time (tRP)  
Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 Hex value  
Comments  
18ns  
27  
28  
29  
30  
0
0
1
1
0
0
0
1
1
0
0
0
0
0
0
0
48H  
50H  
-6B  
-7A, -7B  
20ns  
Minimum row active to row active  
delay (tRRD)  
-6B  
0
0
1
1
0
0
0
0
30H  
12ns  
-7A, -7B  
0
0
0
0
1
1
1
0
0
1
0
1
1
1
0
1
0
0
0
0
0
0
0
0
3CH  
48H  
50H  
15ns  
18ns  
20ns  
Minimum /RAS to /CAS delay (tRCD)  
-6B  
-7A, -7B  
Minimum active to precharge time  
(tRAS)  
-6B  
0
0
1
0
1
0
1
0
2AH  
42ns  
-7A, -7B  
0
0
0
0
1
0
0
0
1
0
1
0
0
0
1
1
2DH  
01H  
45ns  
2 banks  
1GB  
31  
32  
Module rank density  
Address and command setup time  
before clock (tIS)  
-6B  
0
1
0
1
0
1
0
1
0
1
1
0
1
0
0
1
1
1
1
0
0
0
0
0
0
1
0
1
0
1
0
0
0
0
0
1
0
1
0
1
75H  
90H  
75H  
90H  
45H  
0.75ns*3  
0.9ns*3  
-7A, -7B  
Address and command hold time after  
clock (tIH)  
-6B  
33  
0.75ns*3  
0.9ns*3  
-7A, -7B  
Data input setup time before clock  
(tDS)  
-6B  
34  
35  
0.45ns*3  
-7A, -7B  
0
0
1
1
0
0
1
0
0
0
0
1
0
0
0
1
50H  
45H  
0.5ns*3  
Data input hold time after clock (tDH)  
-6B  
0.45ns*3  
-7A, -7B  
0
0
1
0
0
0
1
0
0
0
0
0
0
0
0
0
50H  
00H  
0.5ns*3  
36 to 40  
41  
Superset information  
Future use  
Active command period (tRC)  
-6B  
0
0
0
1
1
0
1
0
1
0
1
0
0
0
0
1
3CH  
41H  
60ns*3  
65ns*3  
-7A, -7B  
Auto refresh to active/  
Auto refresh command cycle (tRFC)  
-6B  
42  
0
1
0
0
1
0
0
0
48H  
72ns*3  
-7A, -7B  
0
0
1
0
0
1
0
1
1
0
0
0
1
0
1
0
4BH  
30H  
75ns*3  
12ns*3  
43  
44  
SDRAM tCK cycle max. (tCK max.)  
Dout to DQS skew  
-6B  
0
0
0
0
0
1
1
1
0
0
1
1
1
0
0
1
0
1
0
1
0
1
0
1
2DH  
32H  
55H  
450ps*3  
500ps*3  
550ps*3  
-7A, -7B  
Data hold skew (tQHS)  
-6B  
45  
-7A, -7B  
0
0
0
1
0
0
1
0
0
1
0
0
0
0
0
1
0
0
0
0
0
1
0
0
75H  
00H  
00H  
750ps*3  
Future use  
Initial  
46 to 61  
62  
Superset information  
SPD revision  
Preliminary Data Sheet E0433E10 (Ver. 1.0)  
6
1...3456789...19

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型号 品牌 描述 获取价格 数据表
EBD21RD4ADNA-7B-E ELPIDA 2GB Registered DDR SDRAM DIMM (256M words X72 bits, 2 Ranks)

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