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EBD11ED8ABFA

更新时间： 2022-12-18 00:20:41
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尔必达 - ELPIDA 动态存储器双倍数据速率
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19页 192K
描述
1GB Unbuffered DDR SDRAM DIMM

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EBD11ED8ABFA 数据手册

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EBD10RD4ABFA  
Block Diagram  
VSS  
/RCS0  
RS  
RS  
DQS0  
DM0/DQS9  
DQS  
DQ  
/CS DM  
DQS  
DQ  
/CS DM  
RS  
RS  
RS  
RS  
4
4
4
4
4
4
4
4
4
4
4
4
4
4
4
4
4
4
DQ0 to DQ3  
DQS1  
DQ4 to DQ7  
DM1/DQS10  
D0  
D9  
DQS  
DQ  
/CS DM  
DQS  
DQ  
/CS DM  
RS  
RS  
RS  
RS  
DQ8 to DQ11  
DQS2  
DQ12 to DQ15  
DM2/DQS11  
D1  
D10  
DQS  
DQ  
/CS DM  
DQS  
DQ  
/CS DM  
RS  
RS  
RS  
RS  
DQ16 to DQ19  
DQS3  
DQ20 to DQ23  
DM3/DQS12  
D2  
D11  
DQS  
DQ  
/CS DM  
DQS  
DQ  
/CS DM  
RS  
RS  
RS  
RS  
DQ24 to DQ27  
DQS4  
DQ28 to DQ31  
DM4/DQS13  
D3  
D12  
DQS  
DQ  
/CS DM  
DQS  
DQ  
/CS DM  
RS  
RS  
RS  
RS  
DQ32 to DQ35  
DQS5  
DQ36 to DQ39  
DM5/DQS14  
D4  
D13  
DQS  
DQ  
/CS DM  
DQS  
DQ  
/CS DM  
RS  
RS  
RS  
RS  
DQ40 to DQ43  
DQS6  
DQ44 to DQ47  
DM6/DQS15  
D5  
D14  
DQS  
DQ  
/CS DM  
DQS  
DQ  
/CS DM  
RS  
RS  
RS  
RS  
DQ48 to DQ51  
DQS7  
DQ52 to DQ55  
DM7/DQS16  
D6  
D15  
DQS  
DQ  
/CS DM  
DQS  
DQ  
/CS DM  
RS  
RS  
RS  
RS  
DQ56 to DQ59  
DQS8  
DQ60 to DQ63  
DM8/DQS17  
D7  
D16  
DQS  
DQ  
/CS DM  
DQS  
DQ  
/CS DM  
RS  
RS  
CB0 to CB3  
CB4 to CB7  
D8  
D17  
R
S
/CS0  
/RCS0 -> /CS: SDRAMs D0 to D17  
R
* D0 to D17: 512M bits DDR SDRAM  
U0: 2k bits EEPROM  
RS: 22Ω  
PLL: CDCV857  
Register: SSTV16857  
R
S
R
S
R
S
R
S
R
S
R
S
BA0 to BA1  
A0 to A12  
/RAS  
RBA0 to RBA1 -> BA0 to BA1: SDRAMs D0 to D17  
RA0 to RA12 -> A0 to A12: SDRAMs D0 to D17  
/RRAS -> /RAS: SDRAMs D0 to D17  
E
G
I
S
T
E
R
/CAS  
/RCAS -> /CAS: SDRAMs D0 to D17  
CKE0  
RCKE0A -> CKE: SDRAMs D0 to D17  
Serial PD  
/WE  
/RWE -> /WE: SDRAMs D0 to D17  
/RESET  
SCL  
SCL  
SDA  
SDA  
PCK  
/PCK  
U0  
A0  
A1  
A2  
VDD  
VREF  
VSS  
D0 to D17  
D0 to D17  
D0 to D17  
SA0 SA1 SA2  
Notes:  
1. The SDA pull-up resistor is required due to  
the open-drain/open-collector output.  
2. The SCL pull-up resistor is recommended  
because of the normal SCL line inacitve  
"high" state.  
VDDID  
open  
CK0, /CK0  
PLL*  
Note: Wire per Clock loading table/Wiring diagrams.  
Preliminary Data Sheet E0274E40 (Ver. 4.0)  
8
1...567891011...19

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