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DP5Z1MW32PV3-20I

更新时间： 2024-02-01 08:37:57

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x32 Flash EEPROM Module

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DP5Z1MW32PV3-20I 技术参数

是否Rohs认证：	不符合	生命周期：	Transferred
零件包装代码：	PGA	包装说明：	PGA, PGA66,11X11
针数：	66	Reach Compliance Code：	unknown
ECCN代码：	3A001.A.2.C	HTS代码：	8542.32.00.51
风险等级：	5.62	最长访问时间：	150 ns
其他特性：	100K ERASE/WRITE CYCLES	备用内存宽度：	16
数据轮询：	NO	JESD-30 代码：	S-CPGA-P66
JESD-609代码：	e0	内存密度：	33554432 bit
内存集成电路类型：	FLASH MODULE	内存宽度：	32
功能数量：	1	部门数/规模：	32
端子数量：	66	字数：	1048576 words
字数代码：	1000000	工作模式：	ASYNCHRONOUS
最高工作温度：	125 °C	最低工作温度：	-55 °C
组织：	1MX32	封装主体材料：	CERAMIC, METAL-SEALED COFIRED
封装代码：	PGA	封装等效代码：	PGA66,11X11
封装形状：	SQUARE	封装形式：	GRID ARRAY
页面大小：	64 words	并行/串行：	PARALLEL
电源：	5 V	编程电压：	5 V
认证状态：	Not Qualified	筛选级别：	MIL-STD-883 Class B (Modified)
座面最大高度：	4.1402 mm	部门规模：	32K
最大待机电流：	0.0004 A	子类别：	Flash Memories
最大压摆率：	0.16 mA	最大供电电压 (Vsup)：	5.5 V
最小供电电压 (Vsup)：	4.5 V	标称供电电压 (Vsup)：	5 V
表面贴装：	NO	技术：	CMOS
温度等级：	MILITARY	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	PIN/PEG	端子节距：	2.54 mm
端子位置：	PERPENDICULAR	切换位：	NO
类型：	NOR TYPE

DP5Z1MW32PV3-20I 数据手册

32 Megabit FLASH EEPROM

DP5Z1MW32PV3

PRELIMINARY

DESCRIPTION:

The DP5Z1MW32PV3 ‘’VERSA-STACK’’ module is a revolutionary new

memory subsystem using Dense-Pac Microsystems’ ceramic Stackable

Leadless Chip Carriers (SLCC) mounted on a co-fired ceramic substrate. It

offers 32 Megabits of FLASH EEPROM in a single package envelope of 1.090"

x 1.090" x .163".

The DP5Z1MW32PV3 is built with 2 SLCC packages each containing a 1Meg

x 16 FLASH memory devices. Each SLCC is hermetically sealed making the

module suitable for commercial, industrial and military applications.

By using SLCCs, the ‘’Versa-Stack’’ family of modules offers a higher board

density of memory than available with conventional through-hole, surface

mount, module or hybrid techniques.

FEATURES:

• Organizations Available: 1 Meg x 32, 2 Meg x 16

PIN NAMES

A0 - A19

I/O0 - I/O31

CE0, CE1

Address Inputs

Data Input/Output

Chip Enables

Write Enables

Output Enables

Power (+5 Volts)

Ground

Fast Access Times: 120, 150, 200ns (max.)

•

• Single 5.0 Volt

• High-Density Symmetrically Blocked Architecture

Sixteen 128 Kbyte Blocks Per Device

• Extended Cycling Capability

100K Write/Erase Cycles

V_DD

V_SS

• Automated Erase and Program Cycles

N.C.

No Connect

Command User Interface

Status Register

• SRAM-Compatible Write Interface

• Hardware Data Protection Feature

FUNCTIONAL BLOCK DIAGRAM

Erase / Write Lockout during

Power Transitions

• 66 - Pin PGA ‘’VERSA-STACK’’ Package

PIN-OUT DIAGRAM

This document contains information on a product presently under

development at Dense-Pac Microsystems, Inc. Dense-Pac reserves the

right to change products or specifications herein without prior notice.

30A180-11

Rev. C

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