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DAC650JL

更新时间： 2024-02-16 12:35:51
品牌 Logo 应用领域
BB 转换器
页数 文件大小 规格书
11页 99K
描述
12-Bit 500MHz DIGITAL-TO-ANALOG CONVERTER

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DAC650JL 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
包装说明：CERAMIC, DIP-68Reach Compliance Code：unknown
风险等级：5.89Is Samacsys：N
最大模拟输出电压：1 V最小模拟输出电压：-1 V
转换器类型：D/A CONVERTER输入位码：BINARY
输入格式：PARALLEL, WORDJESD-30 代码：S-CQFP-G68
JESD-609代码：e0最大线性误差 (EL)：0.024%
标称负供电电压：-15 V位数：12
功能数量：1端子数量：68
最高工作温度：70 °C最低工作温度：
封装主体材料：CERAMIC, METAL-SEALED COFIRED封装代码：QFP
封装等效代码：QFP68,1.2SQ,50封装形状：SQUARE
封装形式：FLATPACK峰值回流温度（摄氏度）：NOT SPECIFIED
电源：5,-5.2,+-15 V认证状态：Not Qualified
标称安定时间 (tstl)：0.002 µs子类别：Other Converters
最大压摆率：245 mA标称供电电压：15 V
表面贴装：YES技术：BIPOLAR
温度等级：COMMERCIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：GULL WING端子节距：1.27 mm
端子位置：QUAD处于峰值回流温度下的最长时间：NOT SPECIFIED
Base Number Matches：1

DAC650JL 数据手册

 浏览型号DAC650JL的Datasheet PDF文件第5页浏览型号DAC650JL的Datasheet PDF文件第6页浏览型号DAC650JL的Datasheet PDF文件第7页浏览型号DAC650JL的Datasheet PDF文件第8页浏览型号DAC650JL的Datasheet PDF文件第9页浏览型号DAC650JL的Datasheet PDF文件第10页 
Free Dynamic Range will generally be much better due to  
the harmonics falling outside the passband. Even with a  
bandpass filter, updating the DAC at greater than 4 times per  
cycle will (1) minimize the 2nd and 3rd harmonic magni-  
tudes by having the output slew excessively between any  
successive clock and (2) will keep the (fCLK – 2fO) spur and  
other even order spurs from folding back close to the  
fundamental under the condition fOUT = 1/3fCLK and (3) will  
keep the (fCLK – 3fO) spur and other spurs from folding back  
EVALUATION BOARD  
The high frequency signals used in operating the DAC650  
can cause difficult layout problems. It is especially difficult  
to build a high-performance prototype board using the  
DAC650. It is recommended that an evaluation fixture be  
used for prototyping. An evaluation fixture includes a  
DAC650 soldered to the PC board. Both grades are available  
for the evaluation fixture.  
ORDERING INFORMATION  
close to the fundamental under the condition fOUT = 1/4fCLK  
.
MODEL  
DESCRIPTION  
Making use of the high update rate of the DAC650 helps to  
lessen the problems of harmonics “folding back” into the  
passband.  
DEM-DAC650J-E  
DEM-DAC650K-E  
DEM-DAC650 PDS  
Evaluation Board with DAC650JL Attached  
Evaluation Board with DAC650KL Attached  
Data Sheet for DAC650 Evaluation Board  
DAC650  
C9  
0.01µF  
1
68  
VBBINT  
67  
VBBIN  
B1 (MSB)  
2
B1  
VBBEXT  
3
66  
B2  
B2  
ECL HIIN  
ECL LOIN  
–VEE  
4
65  
64  
63  
62  
61  
+
C5  
0.01µF  
C1  
B3  
B3  
5
10µF  
B4  
B4  
–5.2V  
6
B5  
B5  
PWRGND  
+15V  
7
B6  
B6  
+15V  
8
+
C6  
0.01µF  
C2  
10µF  
B7  
B7  
REFIN  
REFOUT  
REFADJ  
REFGND  
VOSADJ  
+5V  
9
60 (50Ω Optional)  
B8  
B8  
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
24  
25  
26  
27  
28  
29  
30  
31  
32  
33  
34  
59  
58  
57  
B9  
B9  
B10  
B11  
B12  
–5.2V  
B10  
C7  
0.01µF  
C3  
10µF  
B11  
+
56  
55  
54  
53  
52  
51  
50  
49  
48  
47  
46  
45  
44  
43  
42  
41  
40  
39  
38  
37  
36  
35  
B12  
–VEE  
–VEE  
CLK  
CLK  
DNC  
–VEE  
–VEE  
–VEE  
–VEE  
–VEE  
–VEE  
–VEE  
–VEE  
DGND  
DGND  
DGND  
DGND  
DGND  
DGND  
DGND  
DGND  
+5V  
+5V  
PWRGND  
–15V  
C10  
–15V  
0.01µF  
–15V  
C8  
0.01µF  
C4  
10µF  
AGND  
AGND  
AGND  
AGND  
VOUT  
+
CLK  
CLK  
–5.2V  
NOTE: Clock and data inputs must be  
terminated at source and/or package pin.  
VOUT  
DAC Out  
VOUT  
AGND  
AGND  
AGND  
VOUT  
C14  
10µF  
C11  
0.01µF  
+
VOUT  
DAC Out  
VOUT  
AGND  
AGND  
AGND  
AGND  
FIGURE 8. Typical DAC650 Connection Diagram.  
®
11  
DAC650  
1...891011

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