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CYWB0224ABS

更新时间： 2024-01-29 04:00:48
品牌 Logo 应用领域
赛普拉斯 - CYPRESS /
页数 文件大小 规格书
6页 229K
描述
West BridgeTM AstoriaTM

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CYWB0224ABS 技术参数

生命周期：Active包装说明：,
Reach Compliance Code：unknown风险等级：5.62
uPs/uCs/外围集成电路类型：MICROPROCESSOR CIRCUITBase Number Matches：1

CYWB0224ABS 数据手册

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ADVANCE INFORMATION  
CYWB0224ABS/CYWB0224ABM  
Table 1. Astoria Pin Assignments (continued)  
Pin Name  
SRAM  
IO  
Pin Description  
Power Domain  
Non-multiplexing Multiplexing  
PNAND  
SPI  
SDIO and  
GPIO  
Configuration  
SDIO and NAND  
Configuration  
NAND only  
Configuration  
Dual SDIO  
Configuration  
NAND and GPIO  
Configuration  
SD_D[7:0]  
SD_CLK  
NAND_IO[15:8] SD_D[7:0]  
/ PD[7:0] (GPIO)  
NAND_IO[15:8] / SD_D[7:0]  
PD[7:0] (GPIO)  
IO  
IO  
SD Data bus/NAND Upper IO bus  
SD Clock/NAND CE8#/NAND R/B4#  
NAND_CE8#/N SD_CLK  
AND_R/B4#  
PC-7 (GPIO) /  
NAND_CE8# /  
NAND_R/B4#  
SD_CLK  
SD_CMD  
NAND_CE7#/N SD_CMD  
AND_R/B3#  
PC-3 (GPIO) /  
NAND_CE7# /  
NAND_R/B3#  
SD_CMD  
IO  
SD Command, NAND CE7#, or  
NAND_R/B3#  
SSVDDQ  
VGND  
SD_POW  
SD_WP  
NAND_CE6#  
NAND_CE5#  
SD_POW  
SD_WP  
PC-6 (GPIO) /  
NAND_CE6#  
SD_POW  
SD_WP  
IO  
IO  
SD Power Control/NAND CE6#  
PC-1 (GPIO) /  
NAND_CE5#  
GPIO(SDWriteProtectionMicroswitch) or  
NAND CE5#  
nd  
NAND_IO[7:0]  
NAND_CLE  
NAND_ALE  
NAND_CE#  
NAND_RE#  
NAND_WE#  
NAND_WP#  
NAND_R/B#  
NAND_CE2#  
NAND_IO[7:0] SD2_D[7:0]  
NAND_IO[7:0]  
NAND_CLE  
NAND_ALE  
NAND_CE#  
NAND_RE#  
NAND_WE#  
NAND_WP#  
NAND_R/B#  
NAND_CE2#  
PB[7:0] (GPIO)  
PA-6 (GPIO)  
PA-7 (GPIO)  
PC-0 (GPIO)  
N/C  
IO  
IO  
IO  
IO  
O
NAND Lower IO bus/2 SD Data Bus  
nd  
NAND_CLE  
NAND_ALE  
NAND_CE#  
NAND_RE#  
NAND_WE#  
NAND_WP#  
NAND_R/B#  
NAND_CE2#  
NAND_R/B2#  
SD2_CLK  
SD2_CMD  
SD2_POW  
N/C  
CMD Latch Enable/2 SD Clock  
nd  
Address Latch Enable/2 SD CMD  
nd  
Chip Enable/2 SD Power Control  
SNVDDQ  
VGND  
Read Enable  
Write Enable  
Write Protect  
N/C  
N/C  
O
PA-5 (GPIO)  
PA-5 (GPIO)  
IO  
I
nd  
Ready/Busy/2 SD WP  
SD2_WP  
PC-2 (GPIO)  
RESETOUT  
IO  
IO  
Chip Enable 2  
RESETOUT /  
NAND_R/B2#  
RESETOUT  
NAND_R/B2# /  
RESETOUT  
RESET OUT/NAND Busy/Ready  
GPIO[0] / SD_CD / NAND_CE4#  
NAND_CE4#  
PC-4 (GPIO[0]) /  
SD_CD  
PC-4 (GPIO[0]) / PC-4  
NAND_CE4# (GPIO[0]) /  
SD_CD  
IO  
IO  
General Input/Output 0 or SD/MMC Card  
Detection or NAND CE4#  
GVDDQ  
VGND  
GPIO[1] /  
NAND_CE3#  
PC-5 (GPIO[1]) /  
SD2_CD  
PC-5 (GPIO[1]) / PC-5  
NAND_CE3# (GPIO[1])  
General Input/Output 1 or NAND CE3#  
NAND_CE3#  
RESET#  
WAKEUP  
XTALIN  
I
I
RESET  
Wake Up Signal  
Crystal/Clock IN  
Crystal Out  
I
XVDDQ  
VGND  
XTALOUT  
XTALSLC[1:0]  
NANDCFG  
TEST[2:0]  
PVDDQ  
SNVDDQ  
UVDDQ  
SSVDDQ  
GVDDQ  
AVDDQ  
O
I
Clock Select 0 and 1  
S Port Configuration  
Test Configuration  
GVDDQ  
VGND  
I
I
PWR Processor interface VDD  
PWR NAND VDD  
PWR USB VDD  
PWR SDIO VDD  
PWR Miscellaneous IO VDD  
PWR Analog VDD  
XVDDQ  
VDD  
PWR Crystal VDD  
PWR Core VDD  
VDD33  
PWR Independent 3.3V nominal  
PWR USB GND  
UVSSQ  
AVSSQ  
PWR Analog GND  
PWR Core GND  
VGND  
Document #: 001-11710 Rev. *A  
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CYWB0224ABS_09 CYPRESS West Bridge Astoria

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